2022-2023学年高二物理竞赛课件：电路的计数型序列码发生器

电路的计数型序列码发生器 电路的计数型序列码发生器 图 7-32 计数型序列码发生器结构框图 设计过程分两步： ① 根据序列码的长度M设计模M计数器， 状态可以自定；② 按计数器的状态转移关系和序列码的要求设计组合输出网络。由于计数器的状态设置和输出序列没有直接关系，因此这种结构对于输出序列的更改比较方便，而且还能同时产生多组序列码。 第7章 常用集成时序逻辑器件及应用 【例 】 设计一个产生 100111 序列的反馈移位型序列信号发生器。 解： ① 确定移存器位数n。 因M=6， 故n≥3。 ② 确定移存器的六个独立状态。 将序列码 100111 按照移位规律每三位一组，划分六个状态为 100、001、011、111、111、110。其中状态 111 重复出现，故取n=4， 并重新划分六个独立状态为 1001、 0011、0111、1111、1110、1100。因此确定n=4，用一片 74LS194即可。 第7章 常用集成时序逻辑器件及应用 ③ 列态序表和反馈激励函数表，求反馈函数F的表达式。 首先列出态序表，然后根据每一状态所需要的移位输入即反馈输入信号，列出反馈激励函数表如表 7-20 所示。从表中可见，移存器只需进行左移操作，因此反馈函数F=SL。 表7-20 也表明了组合反馈网络的输出和输入之间的函数关系， 因此可填出F的K图如图 7-29(a)所示，并求得 第7章 常用集成时序逻辑器件及应用 图 7-29 ［例 7-7］F的K图和移存器状态图 第7章 常用集成时序逻辑器件及应用 表 7-20 例 7-7 反馈函数表 Q0 Q1 Q2 Q3 F(SL) 1 0 0 1 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 1 1 1 0 0 1 第7章 常用集成时序逻辑器件及应用 ④ 检查自启动性能。 图 7-30 修正后的F的K图和移存器状态图 第7章 常用集成时序逻辑器件及应用 ⑤ 画逻辑电路。 移位寄存器用一片74LS194，组合反馈网络可以用SSI门电路或MSI组合器件实现。图7-31(a)所示电路中 ， 采用了门电路实现反馈函数。图 7-31(b)电路中SL=(Q0Q2)m(1 Q3 1 0)T采用了4选1 MUX实现反馈函数。 第7章 常用集成时序逻辑器件及应用 图 7-31 例 7-7 逻辑电路 (a) 反馈网络采用SSI门； (b) 反馈网络采用MSI器件 第7章 常用集成时序逻辑器件及应用 【 例 7-8 】设计一个产生 1101000101 序列码的计数型序列码发生器。 解： ① 因M=10，可选用74161设计一个模10计数器，并采用OC置数法来实现，有效状态为 0110~1111。 ② 设计组合输出网络。根据计数状态和输出序列的对应关系，列出真值表如表7-21所示。Z输出的卡诺图如图7-33(a)所示，若采用 8 选 1MUX实现逻辑函数， 则可求得 第7章 常用集成时序逻辑器件及应用 第7章 常用集成时序逻辑器件及应用 图 7-33 例 7-8 实现Z的K图及逻辑电路 (a) K图； (b) 逻辑电路 第7章 常用集成时序逻辑器件及应用 $$