第26卷 时序逻辑电路——寄存器与计数器 山东省（春季高考）《电子技术基础》（劳保版·第6版） 单元过关卷

山东省（春季高考）考纲百套卷 第26卷 时序逻辑电路——寄存器与计数器 单元过关卷《电子技术基础与技能》电气技术类 时间：60分钟 总分：100分 班级＿＿＿＿　姓名＿＿＿＿　学号＿＿＿＿　成绩＿＿＿＿ 一、单项选择题（本大题共20小题，每题3分，共60分） 1. 若一移位寄存器的数码是从被存放二进制数的高位开始输入，则该寄存器是（ ） A. 数码寄存器 B. 右移寄存器 C. 双向移位寄存器 D. 左移寄存器 2. 如果要存储6位二进制代码，通常要用______个触发器构成寄存器。（ ） A. 2 B. 3 C. 6 D. 4 3. 如图所示为某四位寄存器的输出波形，则该寄存器为（ ） A. 左移移位寄存器 B. 右移移位寄存器 C. 单拍接收式数码寄存器 D. 双拍接收式数码寄存器 4. 一个 8 位的移位寄存器，串行输入时，经过______个时钟脉冲可以完成数据的输入。（ ） A. 64 B. 16 C. 32 D. 8 5. 使用74162集成计数器设计一个6进制计数器，应如何设置其编程端（ ） A. 所有编程端都接地 B. 所有编程端都接高电平 C. 部分编程端接地，部分接高电平 D. 编程端不需要设置 6. 一个一位五进制计数器，至少需要由______个触发器构成。（ ） A. 2 B. 3 C. 4 D. 5 7. 如图所示的移位寄存器，初态为111，在CP移位脉冲作用下，寄存器的状态变为000时，需要CP移位脉冲的个数为（ ） A. 1个 B. 3个 C. 5个 D. 7个 8. 集成电路74LS160在计数到_____个时钟脉冲时，CO端输出进位脉冲。（ ） A. 2 B. 8 C. 10 D. 16 9. 若4位二进制加法计数器初态为，接受两个计数脉冲后（ ） A. 1101 B. 1110 C. 1111 D. 0000 10. 某时序逻辑电路的波形如图所示，由此判定该电路是（ ） A. 编码器 B. 减法计数器 C. 移位寄存器 D. 加法计数器 11. 设计一个七进制计数器，需要触发器的个数至少为（ ） A. 1个 B. 2个 C. 3个 D. 8个 12. 在设计一个模为4的计数器时，最适合使用哪种触发器（ ） A. SR触发器 B. JK触发器 C. D触发器 D. T触发器 13. 在使用74160集成计数器设计计数器时，如何实现计数的启动和停止（ ） A. 通过改变计数器的电源 B. 通过改变计数器的复位端 C. 通过改变计数器的使能端 D. 通过改变计数器的时钟信号 14. 如图所示为某计数器的时序图，由此可判定该计数器为（ ） A. 四进制计数器 B. 九进制计数器 C. 十进制计数器 D. 八进制计数器 15. 已知一个计数器的状态变化为 000 → 100 → 101 → 110 → 111 → 000 ，则这个计数器是（ ） A. 五进制加法计数器 B. 五进制减法计数器 C. 六进制加法计数器 D. 六进制减法计数器 16. 一个5位的二进制加法计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为（ ） A. 01011 B. 01100 C. 01010 D. 00111 17. 某计数器的输出波形如图9所示，该计数器是______进制计数器。（ ） A. 三 B. 六 C. 八 D. 十 18. 74163是哪种类型的计数器（ ） A. 异步十进制计数器 B. 同步十进制计数器 C. 异步二进制计数器 D. 同步二进制计数器 19. 一个计数器的状态变化为 000 - 100 - 110 - 111 - 011 - 010 - 001 - 000，则该计数器是（ ） A. 八进制减法计数器 B. 七进制减法计数器 C. 八进制加法计数器 D. 七进制加法计数器 20. 十进制计数器最高位输出的周期是输入CP脉冲周期的（ ） A. 1倍 B. 0.1倍 C. 210倍 D. 10倍 二、判断题（本大题共10小题，每题2分，共20分） 21. 同步计数器中，各触发器的时钟端通常连接到同一个时钟脉冲源，因此各触发器在同一时刻响应时钟信号。（ ） 22. 只要计数器出现无效状态，经过若干个时钟脉冲后就一定能够自动回到有效计数状态。（ ） 23. 计数器、寄存器通常由门电路构成。（ ） 24. 寄存器的主要功能是统计输入脉冲的个数（ ） 25. 右移寄存器将待存放的数码从低位到高位，依次串行输入。（ ） 26. 移位寄存器不仅可以寄存数码，而且可以实现数据的串、并行转换和处理。（ ） 27. 构成1位十进制计数器至少需要4个触发器。（ ） 28. 同步计数器与异步计数器的主要区别在于它们内部的触发器是否同时发生翻转。（ ） 29. 计数器的异步清零端或置数端在计数器正常计数时应置为无效状态。（ ） 30. 有一个5位的二进制加法计数器，由00000状态开始，经过169个输入脉冲后，此计数器的状态为01001。（ ） 三、简答题（本大题共3小题，每题4分，共12分） 31. 在数字系统中，寄存器和计数器都属于时序逻辑电路。请从主要用途、输入信号作用以及输出状态变化规律三个方面，比较二者的区别。 32. 简述寄存器的主要功能，并比较数码寄存器与移位寄存器在数据存取方式上的区别。 33. 简述异步二进制加法计数器的工作原理，并说明它与同步加法计数器在触发方式上的主要区别。 四、综合应用题（本大题共1小题，每题8分，共8分） 34. 试分析如图所示电路，列出状态表，确定电路为几进制计数器。 原创精品资源学科网独家享有版权，侵权必究！ 学科网（北京）股份有限公司 $ 山东省（春季高考）考纲百套卷 第26卷 时序逻辑电路——寄存器与计数器 单元过关卷《电子技术基础与技能》电气技术类 时间：60分钟 总分：100分 班级＿＿＿＿　姓名＿＿＿＿　学号＿＿＿＿　成绩＿＿＿＿ 一、单项选择题（本大题共20小题，每题3分，共60分） 1. 若一移位寄存器的数码是从被存放二进制数的高位开始输入，则该寄存器是（ ） A. 数码寄存器 B. 右移寄存器 C. 双向移位寄存器 D. 左移寄存器 【答案】D 【解析】从高位输入的是左移寄存器，D 选项正确。 2. 如果要存储6位二进制代码，通常要用______个触发器构成寄存器。（ ） A. 2 B. 3 C. 6 D. 4 【答案】C 【解析】寄存器的每一位通常由一个触发器存储，因此存储6位二进制代码至少需要6个触发器，故选C。 3. 如图所示为某四位寄存器的输出波形，则该寄存器为（ ） A. 左移移位寄存器 B. 右移移位寄存器 C. 单拍接收式数码寄存器 D. 双拍接收式数码寄存器 【答案】A 【解析】由波形图可知，每一个移位脉冲作用下数据左移1位，数据流向为0001→0011→0110→1101，因此该寄存器是左移移位寄存器。 4. 一个 8 位的移位寄存器，串行输入时，经过______个时钟脉冲可以完成数据的输入。（ ） A. 64 B. 16 C. 32 D. 8 【答案】D 【解析】8 位的移位寄存器，串行输入时，每个时钟脉冲输入 1 位，所以需要 8 个时钟脉冲完成数据输入。选择 D 选项。 5. 使用74162集成计数器设计一个6进制计数器，应如何设置其编程端（ ） A. 所有编程端都接地 B. 所有编程端都接高电平 C. 部分编程端接地，部分接高电平 D. 编程端不需要设置 【答案】C 【解析】74162是一个可编程计数器，通过设置其编程端的电平，可以改变计数器的位数。要设计一个6进制计数器，需要将部分编程端接地，部分接高电平。 6. 一个一位五进制计数器，至少需要由______个触发器构成。（ ） A. 2 B. 3 C. 4 D. 5 【答案】B 【解析】一个一位五进制计数器，最多计5个脉冲，至少需要3个触发器。 7. 如图所示的移位寄存器，初态为111，在CP移位脉冲作用下，寄存器的状态变为000时，需要CP移位脉冲的个数为（ ） A. 1个 B. 3个 C. 5个 D. 7个 【答案】B 【解析】按照图示移位寄存器的连接方式，初态为111，且移位输入为0。每输入一个CP脉冲，寄存器中的数据向规定方向移动一位，并补入一个0：第1个脉冲后为011，第2个脉冲后为001，第3个脉冲后为000。因此需要3个CP移位脉冲，故选B。 8. 集成电路74LS160在计数到_____个时钟脉冲时，CO端输出进位脉冲。（ ） A. 2 B. 8 C. 10 D. 16 【答案】C 【解析】74LS160是同步十进制计数器，计数状态为0000～1001，共10个状态。当计数器完成一轮十进制计数并由1001返回0000时，CO端输出进位脉冲。因此计数到10个时钟脉冲时产生进位脉冲，故选C。 9. 若4位二进制加法计数器初态为，接受两个计数脉冲后（ ） A. 1101 B. 1110 C. 1111 D. 0000 【答案】B 【解析】4位二进制加法计数器每输入一个计数脉冲加1。初态1100为十进制12，经过两个计数脉冲后为12+2=14，14的4位二进制表示为1110，故选B。 10. 某时序逻辑电路的波形如图所示，由此判定该电路是（ ） A. 编码器 B. 减法计数器 C. 移位寄存器 D. 加法计数器 【答案】D 【解析】从波形图总结状态表，000--001--010等等，加法计数器。 11. 设计一个七进制计数器，需要触发器的个数至少为（ ） A. 1个 B. 2个 C. 3个 D. 8个 【答案】C 【解析】n个触发器最多可表示2n个状态。要构成七进制计数器，需要至少表示7个状态，因此应满足2n≥7。由于22=4<7，23=8≥7，所以至少需要3个触发器，故选C。 12. 在设计一个模为4的计数器时，最适合使用哪种触发器（ ） A. SR触发器 B. JK触发器 C. D触发器 D. T触发器 【答案】B 【解析】设计一个模为4的计数器需要计数器在计数到3后回到0，这可以通过JK触发器的翻转功能实现。在J=K=1时，JK触发器在每个时钟脉冲的上升沿翻转，从而实现模为4的计数功能。 13. 在使用74160集成计数器设计计数器时，如何实现计数的启动和停止（ ） A. 通过改变计数器的电源 B. 通过改变计数器的复位端 C. 通过改变计数器的使能端 D. 通过改变计数器的时钟信号 【答案】C 【解析】74160计数器具有使能端，通过改变使能端的电平可以实现计数的启动和停止。 14. 如图所示为某计数器的时序图，由此可判定该计数器为（ ） A. 四进制计数器 B. 九进制计数器 C. 十进制计数器 D. 八进制计数器 【答案】C 【解析】由时序图可见，该计数器完成一次循环需要经过10个不同的计数状态，随后返回初始状态。因此计数器的模值为10，是十进制计数器，故选A。 15. 已知一个计数器的状态变化为 000 → 100 → 101 → 110 → 111 → 000 ，则这个计数器是（ ） A. 五进制加法计数器 B. 五进制减法计数器 C. 六进制加法计数器 D. 六进制减法计数器 【答案】A 【解析】该计数器经过 5 个状态后又回到初始状态，所以是五进制计数器，且状态是递增的，所以是加法计数器。选择 A 选项。 16. 一个5位的二进制加法计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为（ ） A. 01011 B. 01100 C. 01010 D. 00111 【答案】A 【解析】5位二进制加法计数器共有25=32个状态。由00000开始经过75个时钟脉冲后的状态相当于计算75 mod 32=11，十进制11的5位二进制表示为01011，故选A。 17. 某计数器的输出波形如图9所示，该计数器是______进制计数器。（ ） A. 三 B. 六 C. 八 D. 十 【答案】B 【解析】根据图9所示输出波形，一个完整计数循环包含6个不同状态，经过6个输入脉冲后回到初始状态。因此该计数器为六进制计数器，故选B。 18. 74163是哪种类型的计数器（ ） A. 异步十进制计数器 B. 同步十进制计数器 C. 异步二进制计数器 D. 同步二进制计数器 【答案】D 【解析】74163是一个4位同步二进制计数器，它具有并行预置和异步清零功能。 19. 一个计数器的状态变化为 000 - 100 - 110 - 111 - 011 - 010 - 001 - 000，则该计数器是（ ） A. 八进制减法计数器 B. 七进制减法计数器 C. 八进制加法计数器 D. 七进制加法计数器 【答案】D 【解析】状态变化是递增的，为加法计数器，共 7 种状态，是七进制加法计数器，D 选项正确。 20. 十进制计数器最高位输出的周期是输入CP脉冲周期的（ ） A. 1倍 B. 0.1倍 C. 210倍 D. 10倍 【答案】D 【解析】十进制计数器是在计数脉冲（CP）的作用下，从0000状态开始计数，当输入10个计数脉冲后，计数器的状态回到0000，完成一个计数循环。当输入10个计数脉冲后进制计数器最高位变化一次。即十进制计数器最高位输出的周期是输入脉冲周期的10倍。 二、判断题（本大题共10小题，每题2分，共20分） 21. 同步计数器中，各触发器的时钟端通常连接到同一个时钟脉冲源，因此各触发器在同一时刻响应时钟信号。（ ） 【答案】正确 【解析】同步计数器的各触发器由同一个时钟脉冲控制，在统一的时刻更新状态，因此工作速度较高、级间延迟较小。 22. 只要计数器出现无效状态，经过若干个时钟脉冲后就一定能够自动回到有效计数状态。（ ） 【答案】错误 【解析】并非所有计数器都具有自启动功能。若计数器进入无效状态，必须通过合理的状态转换设计或复位电路，才能保证其自动回到有效计数状态。 23. 计数器、寄存器通常由门电路构成。（ ） 【答案】错误 【解析】计数器和寄存器的基本存储单元是触发器，通常由触发器及必要的组合逻辑电路构成，而不是通常仅由门电路构成。因此题干说法错误，答案为“错误”。 24. 寄存器的主要功能是统计输入脉冲的个数（ ） 【答案】错误 【解析】寄存器的功能是暂存数码和信息。 25. 右移寄存器将待存放的数码从低位到高位，依次串行输入。（ ） 【答案】正确 【解析】右移寄存器将待存放的数码从低位到高位，依次串行输入第一个触发器。 26. 移位寄存器不仅可以寄存数码，而且可以实现数据的串、并行转换和处理。（ ） 【答案】正确 【解析】移位寄存器由多个触发器组成，在时钟脉冲作用下，存储的数据可以按规定方向逐位移动。通过不同的输入、输出方式，移位寄存器不仅能够暂存数码，还可以实现串行输入与并行输出、并行输入与串行输出以及串行数据的延时和传送等功能。因此题干说法正确。 27. 构成1位十进制计数器至少需要4个触发器。（ ） 【答案】正确 【解析】一位十进制计数器需要表示0～9共10个不同状态。若使用n个触发器，最多可表示2n个状态，因此应满足2n≥10。由于23=8<10，而24=16≥10，所以至少需要4个触发器，题干说法正确。 28. 同步计数器与异步计数器的主要区别在于它们内部的触发器是否同时发生翻转。（ ） 【答案】正确 【解析】同步计数器的各级触发器由同一个时钟脉冲同时触发；异步计数器中只有最低位触发器直接接收外部时钟，其他触发器由前一级输出依次触发，因而不是同时翻转。因此二者的主要区别在于内部触发器是否同时发生状态变化，题干说法正确。 29. 计数器的异步清零端或置数端在计数器正常计数时应置为无效状态。（ ） 【答案】正确 【解析】异步清零端或异步置数端具有独立于时钟的控制作用。计数器正常计数时，为避免清零或置数信号直接改变计数状态，这些控制端应保持在无效电平；只有在需要清零、置数或进行预置时才使其有效。因此题干说法正确。 30. 有一个5位的二进制加法计数器，由00000状态开始，经过169个输入脉冲后，此计数器的状态为01001。（ ） 【答案】正确 【解析】5位二进制加法计数器的计数模值为25=32。由00000开始经过169个输入脉冲后的状态为169 mod 32=9，十进制9的5位二进制表示为01001。因此题干给出的状态正确。 三、简答题（本大题共3小题，每题4分，共12分） 31. 在数字系统中，寄存器和计数器都属于时序逻辑电路。请从主要用途、输入信号作用以及输出状态变化规律三个方面，比较二者的区别。 【答案】（1）寄存器主要用于暂存、传送或移位多位二进制数据，计数器主要用于对输入时钟脉冲进行计数。（2）寄存器的状态由数据输入端和控制信号决定，可进行并行装入、串行输入、移位或清零；计数器的状态主要随时钟脉冲按规定的加法或减法规律变化。（3）寄存器的输出状态取决于所存放的数据，通常没有固定的循环顺序；计数器具有确定的计数状态序列，达到规定模值后会重新回到初始状态。 【解析】寄存器和计数器都由触发器等时序逻辑单元组成，但电路用途和状态变化规律不同。寄存器侧重数据的存储、传送与移位，计数器侧重脉冲计数并按预定状态序列循环工作。 32. 简述寄存器的主要功能，并比较数码寄存器与移位寄存器在数据存取方式上的区别。 【答案】（1）寄存器用于暂时存放、传送和处理数字信息。 （2）数码寄存器以并行方式接收或输出各位数据，适合暂存多位二进制数。 （3）移位寄存器在时钟脉冲作用下，使寄存数据按规定方向逐位移动，可实现串行输入、串行输出或串并转换。 【解析】寄存器本质上由触发器组成，利用触发器的记忆功能暂存二进制信息。数码寄存器侧重并行存取，移位寄存器侧重数据的移位传送与串并转换。 33. 简述异步二进制加法计数器的工作原理，并说明它与同步加法计数器在触发方式上的主要区别。 【答案】（1）异步二进制加法计数器中，最低位触发器接收外部计数脉冲，其他各位触发器依次以前一级触发器的输出作为触发信号。 （2）每输入一个有效计数脉冲，计数器按二进制加法规律递增，计数状态依次为0000、0001、0010，直至达到最大状态后循环。 （3）异步计数器各级触发器不是由同一个时钟同时触发，状态变化存在逐级传递延迟；同步计数器各级触发器由同一时钟脉冲同时触发。 【解析】异步计数器利用各级触发器输出逐级传递计数脉冲，因而存在累计延迟。同步计数器由统一时钟触发，各位根据控制逻辑同时改变，工作速度和稳定性通常更高。 四、综合应用题（本大题共1小题，每题8分，共8分） 34. 试分析如图所示电路，列出状态表，确定电路为几进制计数器。 【答案】需根据题图补列状态表，并依据一个完整计数循环中的有效状态数确定计数器进制；当前题图缺失，无法确定具体进制。 【解析】分析该电路时，应先根据触发器的输入逻辑和时钟连接关系，确定电路在每个有效时钟沿到来前后的状态转移。以所有触发器的输出组成状态编码，列出从初始状态开始的连续状态序列，直到某一状态再次回到初始状态。若一个完整循环包含N个不同状态，则该电路为N进制计数器，状态表应列出每个现态、触发器输入条件以及对应的次态。由于题目未提供所引用的电路图，无法确定具体状态转移关系、状态表内容及计数器的具体进制，需补充题图后完成定值修复。 原创精品资源学科网独家享有版权，侵权必究！ 学科网（北京）股份有限公司 $