第20卷 时序逻辑电路——触发器、计数器与寄存器 河北省（对口招生）《电工电子技术与技能》（高教版·第4版） 单元过关卷

河北省（对口招生）考纲百套卷 第20卷 时序逻辑电路——触发器、计数器与寄存器 单元过关卷《电工电子技术与技能》电工电子技术与技能 时间：60分钟 总分：100分 班级＿＿＿＿　姓名＿＿＿＿　学号＿＿＿＿　成绩＿＿＿＿ 一、单项选择题（本大题共20小题，每题3分，共60分） 1. 下列触发器中，输入信号不需等待时钟有效沿即可直接改变输出状态的是（ ） A. 边沿D触发器 B. 主从JK触发器 C. 同步T触发器 D. 基本RS触发器 【答案】D 【解析】基本RS触发器的置位端和复位端能够直接控制输出状态，不受时钟信号控制。D触发器、JK触发器和T触发器通常需在时钟控制下完成状态转换。 2. 对于同步JK触发器，在时钟有效沿到来时，若J、K均为1，则触发器的输出状态将（ ） A. 保持原有状态 B. 置为高电平 C. 置为低电平 D. 发生翻转 【答案】D 【解析】同步JK触发器在J、K均为1时，时钟有效沿到来后输出状态由原状态变为相反状态，即实现翻转。J、K均为0时才保持原有状态。 3. 当异步置数端时，输出状态是在CP由1变0时刻发生变化，且与CP=1期间输入状态变化无关，只取决于CP由1变0前瞬间输入状态而定的触发器是（ ） A. 基本RS触发器 B. D锁存器 C. 同步JK触发器 D. 负边沿JK触发器 【答案】D 【解析】负边沿JK触发器在时钟脉冲由高电平跳变为低电平的瞬间，即CP的下降沿采样输入状态并改变输出状态。在CP=1期间输入状态的变化不会直接引起输出变化，触发器的次态只由CP下降沿到来前瞬间的输入状态决定。因此应选D。 4. 用或非门组成的基本 RS 触发器的所谓“状态不定”是发生在R、S加入信号（ ） A. 0,0 B. 0,1 C. 1,0 D. 1,1 【答案】D 【解析】由或非门组成的基本RS触发器为高电平有效。R=0、S=0时保持原状态；R=0、S=1时置位；R=1、S=0时复位；R=1、S=1时两个或非门输出均为0，撤去输入后无法确定先恢复为哪一种稳定状态，属于禁态或状态不定。因此应选D。 5. 下列触发器中，逻辑功能最少，通常只具有置位和复位功能的是（ ） A. 基本RS触发器 B. 同步D触发器 C. 主从JK触发器 D. 边沿T触发器 【答案】A 【解析】基本RS触发器具有置位和复位两种基本功能，是结构和逻辑功能较简单的一类触发器。D、JK、T触发器是在此基础上增加时钟控制或特定逻辑功能形成的。 6. 边沿式D触发器是一种______稳态电路（ ） A. 无 B. 单 C. 双 D. 多 【答案】C 【解析】边沿式D触发器具有两个稳定状态，分别对应Q=0和Q=1，并能在时钟有效边沿到来时根据D端状态翻转或保持。因此它属于双稳态电路，应选C。 7. 如图所示的JK触发器，初始态为Q=0，则经过1000个脉冲后，触发器的状态为 （ ） A. 0.0 B. 0.1 C. 1.0 D. 1.1 【答案】C 【解析】根据题图所示JK触发器的工作方式，在J=K=1时，每输入一个有效时钟脉冲，触发器状态翻转一次。1000个脉冲为偶数个脉冲，状态翻转1000次后恢复为初始状态。因此初始Q=0时，最终状态为0，应选C。 8. 某上升沿触发的D触发器初始输出为低电平。在第一个有效上升沿到来时，D端为高电平；随后D端在两个有效上升沿之间发生多次变化，并在第二个有效上升沿到来前稳定为低电平。第二个有效上升沿之后，触发器的输出为（ ） A. 保持第一个有效沿前的低电平 B. 在两个有效沿之间随D端变化 C. 变为第一个有效沿采样的高电平 D. 变为第二个有效沿采样的低电平 【答案】D 【解析】上升沿触发的D触发器只在有效上升沿到来时采样D端信号，两个有效沿之间D端的变化不会直接影响输出。因此第二个有效上升沿采样到低电平后，输出变为低电平。 9. 时序逻辑电路中，计数器是一种用于 _______ 的电路元件（ ） A. 计数 B. 储存 C. 选择 D. 解码 【答案】A 【解析】计数器是一种用于计数的时序逻辑电路元件，可以递增或递减计数，用于实现特定的计数功能。 10. 如图所示D触发器的翻转时刻是在CP脉冲的（ ） A. 上升沿 B. 下降沿 C. 高电平 D. 低电平 【答案】B 【解析】由题图中D触发器的时钟端符号可知，该触发器采用下降沿触发。只有CP由高电平跳变为低电平的下降沿到来时，D端数据才被采样并传送到Q端，输出发生翻转或更新。因此应选B。 11. .已知时钟脉冲频率为f，要得到频率为0.2f的矩形波，可采用（ ） A. 555定时器 B. 五位二进制计数器 C. 五进制计数器 D. 五位扭环形计数器 【答案】C 【解析】要将频率为f的时钟变为频率为0.2f的矩形波，需要进行五分频，即输出频率为输入频率的1/5。五进制计数器每经过5个时钟脉冲完成一个循环，可产生频率为f/5=0.2f的周期波形。因此应选C。555定时器不能直接由该时钟完成确定的五分频；五位二进制计数器通常实现更高次的分频，五位扭环形计数器通常有10个有效状态。 12. 将二进制数1011转换为八进制数，结果为（ ） A. 13 B. 7 C. 11 D. 15 【答案】A 【解析】选项A：将二进制数1011转换为八进制数，结果为13。 13. 时序逻辑电路中，寄存器由多个 _______连接而成（ ） A. 门电路 B. 可逆电路 C. 触发器 D. 编码器 【答案】C 【解析】寄存器由多个触发器按特定连接方式组成，用于存储二进制数据。 14. 某时序逻辑电路的波形如图所示，由此判定该电路是（ ） A. 二进制计数器 B. 十进制计数器 C. 移位寄存器 D. 五进制计数器 【答案】B 【解析】根据题图波形，电路输出状态按十个不同状态循环变化，计数模数为10，因而属于十进制计数器。二进制计数器的循环状态数为2的整数次幂，五进制计数器只有5个状态，移位寄存器则主要表现为数据的逐级传送。因此应选B。 15. 某控制器需要在时钟作用下暂存一组4位二进制信息，最适合选用的器件是（ ） A. 编码器 B. 译码器 C. 寄存器 D. 多路选择器 【答案】C 【解析】寄存器由多个触发器组成，能够在时钟作用下暂存多位二进制信息。编码器用于信号编码，译码器用于信号译码，多路选择器用于选择输入信号。 16. 不考虑进位，B可以构成C型能够将触发器的D同步移位器（ ） A. 多路输入器 B. 串/并变换器 C. 二进制计数器 D. 同序步移器 【答案】B 【解析】多个D触发器共用同一时钟，并将前一级输出接到后一级D端，可以使数据在时钟作用下逐级移动，构成同步移位寄存器。该结构可实现串行输入、并行输出或并行输入、串行输出等数据格式转换，常称为串/并变换器。因此应选B。 17. 如题图所示电路为某寄存器的一位，该寄存器为（ ） A. 单拍接收数码寄存器 B. 双拍接收数码寄存器 C. 单向移位寄存器 D. 双向移位寄存器 【答案】B 【解析】根据题图中该寄存器一位的电路结构，数据的接收和输出分别由两组时钟控制，数据先在一个时钟作用下被接收，再在另一个时钟作用下传送或输出，因此属于双拍接收数码寄存器。应选B。 18. 对于上升沿触发的D触发器，在时钟有效上升沿到来时，触发器的次态Q将（ ） A. 保持时钟到来前的状态 B. 取决于触发器的复位状态 C. 跟随时钟信号的电平变化 D. 取决于有效沿到来前的D信号 【答案】D 【解析】上升沿D触发器在时钟有效上升沿到来时采样D端信号，并将采样结果保存为输出状态。其他选项分别混淆了保持条件、复位条件和时钟电平触发方式。 19. 一个三位二进制加法计数器的时钟输入频率为2 kHz，连续计数时最低位输出的频率为（ ） A. 125 Hz B. 250 Hz C. 500 Hz D. 1000 Hz 【答案】C 【解析】三位二进制计数器中，最低位每经过一个时钟周期翻转一次，因此其输出频率为时钟频率的一半，即1000 Hz。其他数值分别对应更高位分频或计算中的倍频、除法错误。 20. 串入并出移位寄存器的主要功能是将（ ） A. 并行数据转换为串行数据 B. 串行数据转换为并行数据 C. 脉冲信号转换为模拟信号 D. 模拟信号转换为数字信号 【答案】B 【解析】串入并出移位寄存器按照时钟脉冲依次接收串行数据，并在多个输出端同时提供并行数据。并行转串行属于并入串出移位寄存器的功能，另外两个选项属于数模或模数转换功能。 二、判断题（本大题共10小题，每题2分，共20分） 21. D触发器的特性方程为Q=D，与Q无关，所以它没有记忆功能。（ ） 【答案】错误 【解析】D触发器的严格特性方程应写为Q(t+1)=D，表示在有效时钟边沿到来后，次态Q(t+1)由D端输入决定，而不是在任意时刻都满足Q=D。在两个有效时钟边沿之间，触发器保持原有状态，体现了记忆功能。因此题干后半句“所以它没有记忆功能”错误，判断为错误。 22. 计数器是一种特殊的时序逻辑电路，用于实现计数功能。（ ） 【答案】正确 【解析】计数器是一种能够记录输入信号（如时钟脉冲）个数的时序逻辑电路，常用于实现计数功能。 23. 寄存器的输出在任何时候都与输入相同。（ ） 【答案】错误 【解析】寄存器的输出并不总是与输入相同。寄存器的输出取决于其内部存储的数据和当前的输入信号。当寄存器被写入新的数据时，其输出将更新为新的数据；当寄存器没有被写入新数据时，其输出将保持不变。 24. 因为触发器具有记忆功能，所以可作寄存器。（ ） 【答案】正确 【解析】触发器能够存储一位二进制信息，具有记忆功能。将多个触发器并列连接，并使其受统一控制，就可以构成能够存储多位二进制信息的寄存器。因此“触发器可作寄存器”的说法在组成寄存器的意义下是正确的。 25. 寄存器可以用于实现串行传输，但不适合并行传输。（ ） 【答案】错误 【解析】错误。寄存器可以用于实现并行和串行传输。 26. 移位寄存器就是数码寄存器，它们没有区别。（ ） 【答案】错误 【解析】数码寄存器用于暂存多位二进制数，通常要求各位同时输入、同时输出；移位寄存器则能够在时钟作用下使数据逐位向指定方向移动，常用于串并转换、数据延时和序列数据传送。两者在功能和数据传送方式上存在区别，移位寄存器不等同于数码寄存器。因此题干说“就是”且“没有区别”是错误的。 27. 移位寄存器是时序逻辑电路中常用的构建元件，用于实现状态机等复杂的时序逻辑功能。（ ） 【答案】正确 【解析】移位寄存器是一种常用的时序逻辑电路元件，可用于实现状态机等复杂的时序逻辑功能。 28. 采用或非门构成的高电平有效RS触发器中，当S端为高电平、R端为低电平时，触发器被置位。（ ） 【答案】正确 【解析】在或非门构成的高电平有效RS触发器中，S端为高电平而R端为低电平时，置位条件成立，输出Q被置为高电平。判断RS触发器的功能时，必须结合门电路类型和输入有效电平。 29. 用触发器组成十进制计数器时，至少需要四个触发器来表示十个不同的计数状态。（ ） 【答案】正确 【解析】三个触发器最多只能表示八个状态，而四个触发器可以表示十六个状态，能够覆盖十进制计数器所需的十个状态。因此，十进制计数器至少需要四个触发器。 30. 在同步时序电路中，所有触发器通常在同一个时钟有效沿到来时同时更新状态。（ ） 【答案】正确 【解析】同步时序电路的各触发器共用同一时钟信号，通常在时钟的同一个有效沿进行状态更新。异步计数器中的触发器则是由前级输出依次触发，不能与同步时序电路混淆。 三、简答题（本大题共3小题，每题4分，共12分） 31. 简述边沿触发D触发器的工作过程及其主要特点。 【答案】（1）在时钟信号的有效边沿到来前，D端信号的变化不会立即改变输出状态。（2）在有效边沿到来时，触发器采样D端的逻辑状态，并将该状态保存到输出端Q。（3）在下一次有效边沿到来前，输出端通常保持不变。（4）D触发器只有一个数据输入端，能够避免RS触发器输入组合造成的非法状态。 【解析】答题应围绕边沿采样、状态保持和输入结构三个方面展开。D触发器的核心特点是在规定的时钟边沿完成数据锁存，而不是对整个时钟电平持续响应。 32. 比较同步计数器与异步计数器在时钟连接方式、状态变化速度和应用特点方面的主要区别。 【答案】（1）同步计数器的各级触发器共用同一个时钟信号，异步计数器通常只有第一级触发器直接接入外部时钟，后级由前级输出触发。（2）同步计数器各级状态在同一时钟有效沿附近同时变化，传输延迟较小，工作速度较高。（3）异步计数器的状态逐级传递，存在累积传播延迟，工作速度相对较低。（4）同步计数器适用于高速和状态变化要求严格的场合，异步计数器结构较简单，适用于低速分频和计数场合。 【解析】比较两类计数器时，应从时钟连接、触发器状态变化过程和传播延迟三个层面说明。同步计数器速度和稳定性较好，但逻辑电路相对复杂；异步计数器结构简单，却容易产生状态转换延迟。 33. 简述移位寄存器在数字设备中的两个常见应用，并说明时钟信号对移位操作的作用。 【答案】（1）移位寄存器可用于串行数据与并行数据之间的转换，便于不同数据传输方式的接口连接。（2）移位寄存器可用于数据暂存、延时和顺序传送，也可用于产生规定的移位序列。（3）每来一个有效时钟脉冲，寄存器中的数据通常按照规定方向移动一位，并在相应输入端装入新数据。（4）时钟频率和有效沿决定移位操作的时刻及数据传送的节拍。 【解析】移位寄存器的基本功能是利用触发器级联保存并移动二进制数据。作答时应同时说明实际应用和时钟对数据移动时刻、方向及节拍的控制作用。 四、综合应用题（本大题共1小题，每题8分，共8分） 34. 某自动包装设备使用四位二进制计数器对传送带上的包装件进行计数。计数器接收频率为100 Hz的脉冲，每完成十个脉冲，控制电路使计数器清零并开始下一轮计数。请回答以下问题： （1）说明该计数器至少需要几个触发器，并说明理由。 （2）若利用计数器的循环信号产生一个周期性控制脉冲，计算该控制脉冲的频率。 （3）说明控制电路应在计数器出现哪个状态时产生清零信号，并简述清零操作对下一轮计数的作用。 【答案】（1）至少需要四个触发器，因为三个触发器只能表示八个状态，四个触发器可以表示十六个状态，能够满足表示十个计数状态的要求。（2）每十个输入脉冲产生一个循环控制周期，控制脉冲频率为100 Hz除以10，即10 Hz。（3）计数器计数到十时应产生清零信号，通常检测二进制状态1010。清零后计数器回到0000，随后重新接收输入脉冲，开始下一轮十进制计数。 【解析】（1）触发器数量由需要表示的状态数决定，满足二的四次方大于或等于十的条件即可。（2）十进制循环计数器每十个输入脉冲完成一个周期，因此输出循环频率为输入频率的十分之一。（3）计数到十对应二进制状态1010，检测该状态并清零，可使计数范围保持为0000至1001，避免继续计数到其他状态。 原创精品资源学科网独家享有版权，侵权必究！ 学科网（北京）股份有限公司 $ 河北省（对口招生）考纲百套卷 第20卷 时序逻辑电路——触发器、计数器与寄存器 单元过关卷《电工电子技术与技能》电工电子技术与技能 时间：60分钟 总分：100分 班级＿＿＿＿　姓名＿＿＿＿　学号＿＿＿＿　成绩＿＿＿＿ 一、单项选择题（本大题共20小题，每题3分，共60分） 1. 下列触发器中，输入信号不需等待时钟有效沿即可直接改变输出状态的是（ ） A. 边沿D触发器 B. 主从JK触发器 C. 同步T触发器 D. 基本RS触发器 2. 对于同步JK触发器，在时钟有效沿到来时，若J、K均为1，则触发器的输出状态将（ ） A. 保持原有状态 B. 置为高电平 C. 置为低电平 D. 发生翻转 3. 当异步置数端时，输出状态是在CP由1变0时刻发生变化，且与CP=1期间输入状态变化无关，只取决于CP由1变0前瞬间输入状态而定的触发器是（ ） A. 基本RS触发器 B. D锁存器 C. 同步JK触发器 D. 负边沿JK触发器 4. 用或非门组成的基本 RS 触发器的所谓“状态不定”是发生在R、S加入信号（ ） A. 0,0 B. 0,1 C. 1,0 D. 1,1 5. 下列触发器中，逻辑功能最少，通常只具有置位和复位功能的是（ ） A. 基本RS触发器 B. 同步D触发器 C. 主从JK触发器 D. 边沿T触发器 6. 边沿式D触发器是一种______稳态电路（ ） A. 无 B. 单 C. 双 D. 多 7. 如图所示的JK触发器，初始态为Q=0，则经过1000个脉冲后，触发器的状态为 （ ） A. 0.0 B. 0.1 C. 1.0 D. 1.1 8. 某上升沿触发的D触发器初始输出为低电平。在第一个有效上升沿到来时，D端为高电平；随后D端在两个有效上升沿之间发生多次变化，并在第二个有效上升沿到来前稳定为低电平。第二个有效上升沿之后，触发器的输出为（ ） A. 保持第一个有效沿前的低电平 B. 在两个有效沿之间随D端变化 C. 变为第一个有效沿采样的高电平 D. 变为第二个有效沿采样的低电平 9. 时序逻辑电路中，计数器是一种用于 _______ 的电路元件（ ） A. 计数 B. 储存 C. 选择 D. 解码 10. 如图所示D触发器的翻转时刻是在CP脉冲的（ ） A. 上升沿 B. 下降沿 C. 高电平 D. 低电平 11. .已知时钟脉冲频率为f，要得到频率为0.2f的矩形波，可采用（ ） A. 555定时器 B. 五位二进制计数器 C. 五进制计数器 D. 五位扭环形计数器 12. 将二进制数1011转换为八进制数，结果为（ ） A. 13 B. 7 C. 11 D. 15 13. 时序逻辑电路中，寄存器由多个 _______连接而成（ ） A. 门电路 B. 可逆电路 C. 触发器 D. 编码器 14. 某时序逻辑电路的波形如图所示，由此判定该电路是（ ） A. 二进制计数器 B. 十进制计数器 C. 移位寄存器 D. 五进制计数器 15. 某控制器需要在时钟作用下暂存一组4位二进制信息，最适合选用的器件是（ ） A. 编码器 B. 译码器 C. 寄存器 D. 多路选择器 16. 不考虑进位，B可以构成C型能够将触发器的D同步移位器（ ） A. 多路输入器 B. 串/并变换器 C. 二进制计数器 D. 同序步移器 17. 如题图所示电路为某寄存器的一位，该寄存器为（ ） A. 单拍接收数码寄存器 B. 双拍接收数码寄存器 C. 单向移位寄存器 D. 双向移位寄存器 18. 对于上升沿触发的D触发器，在时钟有效上升沿到来时，触发器的次态Q将（ ） A. 保持时钟到来前的状态 B. 取决于触发器的复位状态 C. 跟随时钟信号的电平变化 D. 取决于有效沿到来前的D信号 19. 一个三位二进制加法计数器的时钟输入频率为2 kHz，连续计数时最低位输出的频率为（ ） A. 125 Hz B. 250 Hz C. 500 Hz D. 1000 Hz 20. 串入并出移位寄存器的主要功能是将（ ） A. 并行数据转换为串行数据 B. 串行数据转换为并行数据 C. 脉冲信号转换为模拟信号 D. 模拟信号转换为数字信号 二、判断题（本大题共10小题，每题2分，共20分） 21. D触发器的特性方程为Q=D，与Q无关，所以它没有记忆功能。（ ） 22. 计数器是一种特殊的时序逻辑电路，用于实现计数功能。（ ） 23. 寄存器的输出在任何时候都与输入相同。（ ） 24. 因为触发器具有记忆功能，所以可作寄存器。（ ） 25. 寄存器可以用于实现串行传输，但不适合并行传输。（ ） 26. 移位寄存器就是数码寄存器，它们没有区别。（ ） 27. 移位寄存器是时序逻辑电路中常用的构建元件，用于实现状态机等复杂的时序逻辑功能。（ ） 28. 采用或非门构成的高电平有效RS触发器中，当S端为高电平、R端为低电平时，触发器被置位。（ ） 29. 用触发器组成十进制计数器时，至少需要四个触发器来表示十个不同的计数状态。（ ） 30. 在同步时序电路中，所有触发器通常在同一个时钟有效沿到来时同时更新状态。（ ） 三、简答题（本大题共3小题，每题4分，共12分） 31. 简述边沿触发D触发器的工作过程及其主要特点。 32. 比较同步计数器与异步计数器在时钟连接方式、状态变化速度和应用特点方面的主要区别。 33. 简述移位寄存器在数字设备中的两个常见应用，并说明时钟信号对移位操作的作用。 四、综合应用题（本大题共1小题，每题8分，共8分） 34. 某自动包装设备使用四位二进制计数器对传送带上的包装件进行计数。计数器接收频率为100 Hz的脉冲，每完成十个脉冲，控制电路使计数器清零并开始下一轮计数。请回答以下问题： （1）说明该计数器至少需要几个触发器，并说明理由。 （2）若利用计数器的循环信号产生一个周期性控制脉冲，计算该控制脉冲的频率。 （3）说明控制电路应在计数器出现哪个状态时产生清零信号，并简述清零操作对下一轮计数的作用。 原创精品资源学科网独家享有版权，侵权必究！ 学科网（北京）股份有限公司 $