4.2 存储器与CPU的连接 (课件) 《计算机原理》(电工版第五版) 【上好课】

存储器与CPU的连接 计 算 机 原 理 -第16课时- (电工版第五版) 学习目标 掌握存储器与CPU连接的三大核心问题：负载匹配、时序配合与片选控制；深入理解片选译码的基本原理，熟悉74LS138译码器的引脚功能与典型应用电路设计。 能够依据存储容量需求准确计算所需芯片数量；具备独立完成存储器地址空间分配的能力，可设计基础的地址译码与逻辑连接电路，实现存储系统的硬件扩展。 通过硬件逻辑设计的实践，培养系统化的硬件思维与工程规范意识；建立严谨、细致的硬件调试与分析习惯，提升解决实际硬件系统问题的工程实践素养。 1 2 3 知识目标 技能目标 素质目标 目录 单块存储芯片与CPU的连接 多块存储芯片与CPU的连接 译码器 总结与拓展 教学引入 思考：面对这种“带不动”的硬件瓶颈，我们该如何扩展总线的驱动能力，确保系统稳定运行？这正是本节课要解决的核心问题。 矛盾冲突：如果在系统中挂接过多的存储芯片、接口设备或其他外围电路，总线上的负载会急剧增加。一旦超出CPU的驱动极限，就会出现信号失真、时序错乱，甚至CPU完全“带不动”导致系统崩溃的情况。 知识讲授 片选信号 用于选择或激活特定存储芯片的关键控制信号，通常由高位地址线经译码电路生成。其核心作用是确保在同一时刻，存储器系统中仅有一个目标芯片被选中并响应读写指令，有效避免了多个存储设备同时工作引发的数据冲突与总线争用，是实现存储器扩展、多芯片协同工作的基础控制机制。 地址译码器 一种将二进制地址码转换为对应输出控制信号的组合逻辑电路，是存储器寻址系统的核心部件。它能解析CPU发出的地址信息，识别不同存储单元的寻址范围，并据此精准生成片选信号（如经典的74LS138译码器），从而控制对应存储芯片的选通与激活，实现对海量存储单元的有序访问与管理。 单块存储芯片与CPU的连接 第一部分 知识讲授 存储器连接的关键问题 知识讲授 主存储器的基本组成 主存储器逻辑上可以分为存储体、地址寄存器MAR、数据寄存器MDR三大部分。 知识讲授 存储器芯片的输入输出信号 1. 地址信号：标记 A0~An，A0 为最低位，用于指定存储单元。 2. 数据信号：标记 D0~Dn，D0 为最低位，负责数据读写传输。 3. 片选 CS/CE：横线代表低电平有效，只有该信号有效，芯片才工作。 4. 读写控制： - 单控制线 WE/WR：低电平写，高电平读。 - 分离控制线：WE 写，OE 输出读，二者均低电平有效。 知识讲授 单块存储芯片与CPU的连接 现在的计算机MAR、MDR通常集成在CPU内部。MDR里面存储的数据，即要读或者要写的数据，是通过数据总线和主存进行交换的。而MAR里存储的地址数据是通过地址总线送给主存的。另外CPU还需要通过控制总线向主存发送读/写这一类的控制信息。 知识讲授 单块存储芯片与CPU的连接 如图所示是8*8位的芯片，总共8个存储字，每个存储字有8位 背诵记忆 序号 核心考点 记忆要点与核心解析 01 主存储器的基本组成 由存储体、地址译码电路、读写控制电路、数据缓冲器构成；存储体存放二进制数据，地址译码定位单元，控制电路管控读写，缓冲器衔接 CPU 总线。 02 存储器芯片的输入输出信号 地址 A（A₀最低位）、数据 D（D₀最低位）；片选低电平有效；单控制线低写高读，分离式写、读，均低电平有效。 03 单块存储芯片与CPU的连接 地址线并联传输片内地址；控制线共用；1 位芯片仅单路数据线，字长匹配 8 位总线需位扩展；单片片选接恒定电平即可持续工作。。 课堂练习 单选题 1. 若CPU总线只能驱动10个MOS负载，而系统中有30个存储芯片输入端，应采取什么措施？ A. 提高CPU的工作频率，提升处理速度 B. 在总线上增加总线驱动器，增强带载能力 C. 降低存储器的读写速度，减少信号干扰 D. 减少系统中的存储芯片数量，降低负载 【答案】B 【解析】CPU总线的驱动能力是有限的，当挂载的负载（如存储芯片）数量超过其驱动极限时，会导致信号衰减或失真。此时最直接有效的解决方法是在总线上增加总线驱动器（如三态缓冲器）来扩展带载能力。提高频率、降低速度无法解决物理驱动能力不足的根本问题，而减少存储容量则会牺牲系统性能，并非合理的工程解决方案。 多块存储芯片与CPU的连接 第二部分 知识讲授 多块存储芯片与CPU的连接 知识讲授 数据线的连接：位扩展与字扩展 01 位扩展：增加数据字长 ▍核心目的 解决单芯片数据宽度不足的问题，将存储字长从低位（如4位）扩展到高位（如8位），满足CPU数据总线宽度要求。 ▍实现方法 将多片存储芯片的地址线、读/写控制线、片选线全部并联，仅将每片芯片的数据线分别连接到系统数据总线的不同位（如D0~D7）。 ▍经典示例 使用8片“1024×1位”的RAM芯片，可拼接成“1KB（1024×8位）”的存储器。每片芯片的数据线分别独立接至数据总线的D0到D7。 02 字扩展：增加存储容量 ▍核心目的 解决存储单元数量不足的问题，扩大存储器的总容量（如从1KB扩展到4KB或更大），提升系统寻址空间。 ▍实现方法 将多片芯片的地址线、数据线、读/写控制线并联；利用系统剩余的高位地址线经过译码器，产生不同的片选信号来选择不同的芯片组。 ▍经典示例 用8片“256×4位”RAM，分两组（每组4片先位扩展成256×8位），再通过高位地址译码产生片选信号，实现1KB（1024×8位）的总容量扩展。 知识讲授 增加主存的存储字长-位扩展 8K×1 位芯片仅 1 位数据端口，直连 CPU 只能存取 1 位，数据总线利用率低；将多片同款芯片并联，共用地址、读写、片选信号，各芯片分别输出 1 位数据，组合加宽存储字长，匹配 CPU 数据总线位数。 知识讲授 增加主存的存储字数-字扩展 8K×8 位芯片字长 8 位，和 8 位 CPU 数据总线完全匹配，只需 13 根片内地址线、统一读写信号、常高片选即可单独工作；但芯片仅占用 13 位地址，浪费 CPU 剩余高位寻址空间。通过**高位地址译码生成多组片选信号**，并联多片同款芯片，各芯片地址区间互不重叠，就能增加主存总存储单元数量，实现字扩展。 知识讲授 字扩展：线选法 用 CPU 空余高位地址线直接连接各存储芯片的片选端，1 根高位地址线对应 1 块芯片。 以 16 位地址、8K×8 芯片为例：片内需 A0~A13（13 位），剩余 A13、A14 两根高位分别接两块 8K×8 芯片片选： - 仅当`A14A13=01`或`10`时，仅有一块芯片被选中，存储器正常读写； - 若`A14A13=00`/`11`，两块芯片同时选中，数据总线冲突，对应地址区间完全作废。 知识讲授 字扩展：译码片选法 知识讲授 主存容量扩展 - 字位同时扩展 该方法融合位扩展、字扩展两种思路，一次性同时拓宽存储字长、扩充存储总容量。 示例芯片规格 16K×4 位，CPU 数据位宽 8 位： 1.位扩展分组：两片为一组，一片接数据总线低 4 位 D0~D3，一片接高 4 位 D4~D7，组合得到 8 位存储字长，适配 CPU； 2. 字扩展扩容：芯片片内地址占用 A0~A13 共 14 根地址线，剩余 2 根高位地址接入 2-4 译码器，生成 4 路片选信号，可挂载 4 组芯片； 3.整体存储规格：4 组 ×16K×8 位 = 64K×8 位完整主存，全部地址连续无空白，存储字长与 CPU 数据总线完全匹配。 背诵记忆 序号 核心考点 记忆要点与核心解析 01 位扩展 目的：拓宽存储字长，匹配 CPU 数据总线位宽；连接方式：多片同规格芯片**共用地址、片选、读写信号**，各芯片数据线分别接数据总线不同位段；适用场景：芯片单字位宽小于 CPU 数据位宽。 02 字扩展 目的：增加存储单元总数量，扩充存储空间；连接方式：所有芯片地址、数据线并联，高位地址经译码器生成独立片选信号，同一时刻仅一片芯片工作；区分线选法（地址浪费）、译码法（地址连续无空洞）。 03 字位同时扩展 同时完成位扩展 + 字扩展；先分组位扩展，每组芯片拼成匹配 CPU 的完整字长；再通过高位译码实现多组字扩展；最终存储器地址连续，字长、存储容量同步满足需求。。 课堂练习 单选题 01. 若使用 1024×4 位的存储芯片来组成 4KB 容量的存储器，需要进行以下哪种操作？ A. 仅进行位扩展 B. 仅进行字扩展 C. 字和位同时扩展 D. 无需进行任何扩展 【解析】 正确答案：C 目标存储器为 4KB = 4K×8位，而单芯片规格为 1K×4位。位宽上需从4位扩展至8位（位扩展），地址容量上需从1K扩展至4K（字扩展），因此必须同时进行字扩展和位扩展。 课堂练习 单选题 1. 若要组成64KB的存储器，使用16K×8位的存储芯片，需要多少片？ A. 4片 B. 8片 C. 16片 D. 32片 【答案】A 【解析】计算所需存储芯片数量时，直接用目标存储器容量除以单块芯片的存储容量即可。64KB ÷ 16KB = 4，因此要组成64KB的存储器，共需要4片16K×8位的存储芯片。 译码器 第三部分 知识讲授 译码器 知识讲授 74LS138译码器原理 ▍核心定义与工作机制 74LS138是一款高速CMOS工艺的3-8线译码器，核心功能是将3位二进制地址输入转换为8路互斥的低电平有效输出，广泛应用于微处理器系统的地址译码与片选控制场景。 1. 关键输入引脚 包含3位地址输入端C、B、A（C为最高位），输入组合覆盖000至111共8种状态，决定了哪一路输出被选通。 2. 使能控制条件 芯片工作的必要条件：G₁需接高电平（1），且G₂A与G₂B需同时接低电平（0）。若不满足，所有输出端均为高电平，译码功能失效。 3. 译码输出特性 输出端Y₀~Y₇为低电平有效。当芯片使能且输入确定时，仅有唯一对应的Y端输出低电平，其余保持高电平，该低电平可直接作为外围芯片的片选信号（CS）使用。 知识讲授 74LS138工作原理 74LS138工作原理如下：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。下图是它的原理结构图以及真值表： 背诵记忆 序号 核心考点 记忆要点与核心解析 01 74LS138译码器原理 3 输入 8 输出低电平有效译码芯片；输入 3 位高位地址，输出 8 路独立片选信号，用于存储器字扩展；搭配存储芯片低电平有效的引脚，实现多芯片分区寻址，地址连续无空白。 02 74LS138工作原理 包含 3 个译码输入端、3 个使能控制端高有效；仅全部使能信号满足时译码器工作，输入组合唯一对应一路低电平输出，可驱动最多 8 组存储芯片完成字扩展。 知识拓展| 现代存储器的连接技术 01 集成化内存控制架构 传统74LS138分立译码已成历史，现代CPU（Intel Core/AMD Ryzen）均内置集成内存控制器（IMC）或通过MCH芯片管控，实现CPU与内存的高速直连，大幅降低数据传输延迟。 02 高性能连接核心技术 • 多通道并行：双通道/四通道技术让内存带宽成倍增长，是提升吞吐的关键。 • 高速串行总线：DDR系列与PCIe技术替代传统并行总线，突破传输速率瓶颈。 💡 核心意义：从基础译码到集成控制的演进，本质是为满足CPU对更高带宽、更低延迟的内存访问需求，这是理解现代计算机硬件协同与性能优化的底层逻辑。 为什么学这个？ 理解传统译码方式是掌握现代内存控制器的基础。它不仅是计算机组成原理的核心知识点，更是洞察硬件如何协同工作、以及未来存储技术发展趋势的关键钥匙。 知识小结 课后任务 布置作业： 1. 绘制存储器与CPU连接完整思维导图（含总线负载、单芯片、位扩展、字扩展、译码选片）。 2. 查找主板内存扩展硬件资料，制作简要PPT介绍。 谢谢观看 THANKS Lavf59.14.100 Lavf59.14.100 $