《电子线路》-常考题训练 2026版安徽省电子信息类专业 考纲百套卷 第89卷

编写说明：2026版安徽省《电子信息类考纲百套卷》 依据安徽省对口招生《电子与信息大类（电子信息类）专业理论考试纲要》编写。本套试卷由103份试卷共三个部分组成。第一部分是根据考纲的知识与技能要点，编写的71份知识点训练卷；第二部分针对三门课程，编写的22份常考题训练卷；第三部分参考安徽省历年电子信息类专业课考试真题，编写了10份专业综合训练卷。 本试卷是《电子信息类考纲百套卷》的89卷，为《电工基础》常考题训练卷，其内容包括五个部分：一 数制与逻辑代数，二 逻辑门电路，三 组合逻辑电路，四 集成触发器，五 时序逻辑电路。 2026版安徽省《电子信息类考纲百套卷》第89卷 电子线路 常考题训练卷 考试时间60分钟 满分100分 班级 姓名 学号 成绩 一、填空题(每小题2分，共5小题；共10分） 1. 当TTL门电路直接驱动CMOS门电路时，若TTL输出高电平不足，需添加______来提升电压水平；反之，若CMOS驱动TTL，可能因电流不匹配需使用______技术。 2. 设计一个判断3位二进制数中“1”的个数是否为奇数的电路，该电路属于______ 逻辑电路（填写“组合”或“时序”），其输出仅取决于当前输入的______。 3. 3位异步二进制加法计数器的初始状态为000，经过5个CP脉冲后状态为_______ ；若改为减法计数器，则需将低位的________ 端连接至高位的CP端。 4. 设计一个序列检测器，当输入连续3个时钟周期为110时输出1，该电路属于__________逻辑电路（填“组合”或“时序”）。 5. 在数字钟电路中，60进制计数器的个位通常由__________进制计数器实现，十位由__________进制计数器实现。 二、单项选择题（请在下列各题选项中选出最符合题意的一项，将代表该选项的字母填在下面相应的答题位置。每题2分，计15小题；共30分） 1. 关于CMOS电路未使用输入端的处理，正确的是（ ） A. 悬空以降低功耗 B. 接地或接电源 C. 并联到已用输入端 D. 通过电阻接地 2. 时序电路与组合电路的本质区别是（ ） A. 有无记忆功能 B. 有无时钟信号 C. 输出是否与输入相关 D. 是否使用逻辑门 3. 三态门输出高阻态时，其特性相当于（ ） A. 开路 B. 短路 C. 电阻 D. 电容 4. 设计模7计数器至少需要（ ）个无效状态。 A. 0 B. 1 C. 2 D. 3 5. 一个8位二进制数补码表示的整数范围是（ ） A. -128～+127 B. -127～+128 C. 0～255 D. -128～+128 6. 描述时序电路逻辑功能的三大方程组是（ ） A. 驱动方程、状态方程、输出方程 B. 电压方程、电流方程、功率方程 C. 与或式、或与式、与非式 D. 真值表、卡诺图、波形图 7. 根据反演规则，F=(B+C)的对偶式为（ ） A. +B·C B. A+ C. +B+C D. A·(+) 8. 用下降沿触发的JK触发器构成T'触发器，应使（ ） A. J=K=0 B. J=K=1 C. J=1,K=0 D. J=0,K=1 9. 数字钟“秒”计数器从59→00时，向“分”位提供进位信号的方式是（ ） A. 秒计数器Q5=Q4=1时 B. 秒计数器异步清零时 C. 秒计数器同步置数时 D. 秒计数器归零的下降沿 10. 某组合逻辑电路输入A、B、C，输出F=Σm(1,3,5)，该电路实现的功能是（ ） A. 奇校验器 B. 全加器 C. 数据选择器 D. 编码器 11. 用74LS90构成十进制计数器时，需将（ ）输出端接至下一级CP端 A. Q0 B. Q3 C. Q1 D. Q2 12. 如图所示波形关系的逻辑函数表达式为（ ） A. Y= B. Y= C. Y=A⊕B D. Y=A⊙B 13. 表所示的真值表，其函数式为（ ） A. Y=A（AB） B. Y=A· C. Y=（A⊕B） D. Y= 14. 4选1数据选择器构成逻辑函数产生器的电路连接如图所示，该电路实现的逻辑函数是（ ） A. Y= B. Y= C. Y=+AB D. Y= 15. 8421BCD译码器74LS42输出低电平有效，当输入A3A2A1A0=1000时，其输出～等于（ ） A. 0000000010 B. 1011111111 C. 0100000000 D. 1111111101 三、双项选择题(每小题3分，共5小题；共15分） 1. 使用CMOS门电路时需遵守的规则包括（ ） A. 输入端可直接接高电平，不可悬空 B. 电源极性可反接，不影响电路功能 C. 输出端可并联使用实现线与功能 D. 焊接时需使用防静电工具，避免击穿 2. 时序电路与组合电路的本质区别是（ ） A. 含有存储元件 B. 输出与输入历史有关 C. 必须有时钟信号 D. 结构更简单 3. 设计数字钟的秒计数器模块。需使用（ ）实现60进制计数。 A. 两个74LS190（十进制）级联 B. 一个74LS192（六十进制） C. 两个74LS90（BCD计数器）级联 D. 一个74LS161（十六进制） 4. 电路包含D触发器、JK触发器和与非门，以下功能可能实现的是（ ） A. 异步二进制加法计数器 B. 同步十进制减法计数器 C. 分频器（模10） D. 序列信号发生器 5. 共阴极七段数码管显示数字"3"时，译码器的输出信号及对应亮起的段是（ ） A. 段a、b、c、d、g亮 B. 段a、b、c、d、e亮 C. 译码器输出低电平的段为g D. 译码器输出高电平的段为g 四、判断题(每小题2分，共10小题；共20分） 1. TTL与非门的逻辑符号中，输入端的小圆圈表示该输入为低电平有效。（ ） 2. 数码寄存器的逻辑图必须包含异步复位端，以确保初始状态为0。（ ） 3. 十进制整数转换为二进制数时，采用“除2取余法”，且最后得到的余数为最高位。（ ） 4. 真值表、逻辑表达式和卡诺图均可唯一表示同一逻辑函数的功能。（ ） 5. TTL与非门的输出端可以直接并联实现“线与”功能。（ ） 6. 显示译码器的消隐输入端（BI）为低电平时，数码管全灭。（ ） 7. 格雷码转二进制时，最高位保持不变。（ ） 8. 一个8选1多路选择器（MUX）需要4个选择线。（ ） 9. 对于边沿JK触发器，当J=0、K=0时，在时钟边沿，Q输出保持原状态不变。（ ） 10. 逻辑函数F=AB+AC+BC可化简为F=AB+AC。（ ） 五、简答题(共1小题；共5分） 二-十进制编码器（如74LS147）的功能是什么？ 六、作图分析题(每小题10分，共2小题；共20分） 1. 试按左图中JK触发器的符号，在右图中画出相应的输出波形Q（Q初始状态为0）。 2. 如图所示是一个3位移位寄存器，试说明它的工作原理。 学科网（北京）股份有限公司 学科网（北京）股份有限公司 $$ 编写说明：2026版安徽省《电子信息类考纲百套卷》 依据安徽省对口招生《电子与信息大类（电子信息类）专业理论考试纲要》编写。本套试卷由103份试卷共三个部分组成。第一部分是根据考纲的知识与技能要点，编写的71份知识点训练卷；第二部分针对三门课程，编写的22份常考题训练卷；第三部分参考安徽省历年电子信息类专业课考试真题，编写了10份专业综合训练卷。 本试卷是《电子信息类考纲百套卷》的89卷，为《电工基础》常考题训练卷，其内容包括五个部分：一 数制与逻辑代数，二 逻辑门电路，三 组合逻辑电路，四 集成触发器，五 时序逻辑电路。 2026版安徽省《电子信息类考纲百套卷》第89卷 电子线路 常考题训练卷 考试时间60分钟 满分100分 班级 姓名 学号 成绩 一、填空题(每小题2分，共5小题；共10分） 1. 当TTL门电路直接驱动CMOS门电路时，若TTL输出高电平不足，需添加______来提升电压水平；反之，若CMOS驱动TTL，可能因电流不匹配需使用______技术。 【答案】上拉电阻；缓冲器（或电平转换器） 【解析】当TTL门电路直接驱动CMOS门电路时，若TTL输出高电平不足，需添加上拉电阻来提升电压水平；反之，若CMOS驱动TTL，可能因电流不匹配需使用缓冲器（或驱动器）技术。 2. 设计一个判断3位二进制数中“1”的个数是否为奇数的电路，该电路属于______ 逻辑电路（填写“组合”或“时序”），其输出仅取决于当前输入的______。 【答案】组合；即时状态 【解析】奇偶校验电路无记忆功能，输出仅由当前输入二进制数的各位决定，属于组合逻辑电路。 3. 3位异步二进制加法计数器的初始状态为000，经过5个CP脉冲后状态为_______ ；若改为减法计数器，则需将低位的________ 端连接至高位的CP端。 【答案】101； 【解析】异步加法器状态顺序：000→001→010→011→100→101（第5个CP后）；减法计数时低位从0→1产生上升沿，需取低位端下降沿触发高位计数。 4. 设计一个序列检测器，当输入连续3个时钟周期为110时输出1，该电路属于__________逻辑电路（填“组合”或“时序”）。 【答案】时序 【解析】需记忆前两个时钟状态，必须用时序逻辑实现。 5. 在数字钟电路中，60进制计数器的个位通常由__________进制计数器实现，十位由__________进制计数器实现。 【答案】十、六 【解析】 60进制：个位0-9（十进制），十位0-5（六进制）。 二、单项选择题（请在下列各题选项中选出最符合题意的一项，将代表该选项的字母填在下面相应的答题位置。每题2分，计15小题；共30分） 1. 关于CMOS电路未使用输入端的处理，正确的是（ ） A. 悬空以降低功耗 B. 接地或接电源 C. 并联到已用输入端 D. 通过电阻接地 【答案】B 【解析】CMOS输入阻抗极高，悬空会感应噪声导致逻辑错误，必须接固定电平（VDD或GND）。 2. 时序电路与组合电路的本质区别是（ ） A. 有无记忆功能 B. 有无时钟信号 C. 输出是否与输入相关 D. 是否使用逻辑门 【答案】A 【解析】时序电路包含触发器，具有记忆历史状态的能力。 3. 三态门输出高阻态时，其特性相当于（ ） A. 开路 B. 短路 C. 电阻 D. 电容 【答案】A 【解析】高阻态等效电路断开，不影响总线。 4. 设计模7计数器至少需要（ ）个无效状态。 A. 0 B. 1 C. 2 D. 3 【答案】C 【解析】4个触发器共16状态，模7需9个无效状态。 5. 一个8位二进制数补码表示的整数范围是（ ） A. -128～+127 B. -127～+128 C. 0～255 D. -128～+128 【答案】A 【解析】补码范围：−2n−1∼+(2n−1−1)→ -128~+127。 6. 描述时序电路逻辑功能的三大方程组是（ ） A. 驱动方程、状态方程、输出方程 B. 电压方程、电流方程、功率方程 C. 与或式、或与式、与非式 D. 真值表、卡诺图、波形图 【答案】A 【解析】三大方程：驱动（触发器输入）、状态（Qn+1）、输出。 7. 根据反演规则，F=(B+C)的对偶式为（ ） A. +B·C B. A+ C. +B+C D. A·(+) 【答案】D 【解析】对偶规则：与变或，或变与，0/1互换。 8. 用下降沿触发的JK触发器构成T'触发器，应使（ ） A. J=K=0 B. J=K=1 C. J=1,K=0 D. J=0,K=1 【答案】B 【解析】K触发器特性方程 Qn+1=Jn+Qn，当J=K=1时 Qn+1=n（即T'功能）。 9. 数字钟“秒”计数器从59→00时，向“分”位提供进位信号的方式是（ ） A. 秒计数器Q5=Q4=1时 B. 秒计数器异步清零时 C. 秒计数器同步置数时 D. 秒计数器归零的下降沿 【答案】D 【解析】数字钟“秒”位模60计数器通常用同步级联。当秒位从59→00时，其归零瞬间（下降沿）作为分位计数器的上升沿触发信号，实现精确进位。 10. 某组合逻辑电路输入A、B、C，输出F=Σm(1,3,5)，该电路实现的功能是（ ） A. 奇校验器 B. 全加器 C. 数据选择器 D. 编码器 【答案】A 【解析】最小项1(001)、3(011)、5(101)对应输入奇数个1时输出1，符合奇校验特性。 11. 用74LS90构成十进制计数器时，需将（ ）输出端接至下一级CP端 A. Q0 B. Q3 C. Q1 D. Q2 【答案】B 【解析】74LS90为二-五-十进制计数器，十进制接法需将Q3接至CP1实现反馈归零。 12. 如图所示波形关系的逻辑函数表达式为（ ） A. Y= B. Y= C. Y=A⊕B D. Y=A⊙B 【答案】C 【解析】根据图示可得出A与B的关系：A与B相异得1。 13. 表所示的真值表，其函数式为（ ） A. Y=A（AB） B. Y=A· C. Y=（A⊕B） D. Y= 【答案】C 【解析】根据真值表可得出结论为C。 14. 4选1数据选择器构成逻辑函数产生器的电路连接如图所示，该电路实现的逻辑函数是（ ） A. Y= B. Y= C. Y=+AB D. Y= 【答案】C 【解析】根据4 选1数据选择器得工作原理可知，当AB=00时，Y=D0=0；当AB=01时，Y=D1=0；当AB=10时，Y=D2=1；当AB=11时，Y=D3=1。根据上述可总结出逻辑函数。 15. 8421BCD译码器74LS42输出低电平有效，当输入A3A2A1A0=1000时，其输出～等于（ ） A. 0000000010 B. 1011111111 C. 0100000000 D. 1111111101 【答案】D 【解析】8421BCD译码器74LS42输出低电平有效，输入1000对应十进制数8，故=0，其余为1。 三、双项选择题(每小题3分，共5小题；共15分） 1. 使用CMOS门电路时需遵守的规则包括（ ） A. 输入端可直接接高电平，不可悬空 B. 电源极性可反接，不影响电路功能 C. 输出端可并联使用实现线与功能 D. 焊接时需使用防静电工具，避免击穿 【答案】AD 【解析】CMOS输入端不可悬空，B错误；输出端不可并联，C错误。 2. 时序电路与组合电路的本质区别是（ ） A. 含有存储元件 B. 输出与输入历史有关 C. 必须有时钟信号 D. 结构更简单 【答案】AB 【解析】时序电路含存储元件（如触发器），输出依赖输入和当前状态。 3. 设计数字钟的秒计数器模块。需使用（ ）实现60进制计数。 A. 两个74LS190（十进制）级联 B. 一个74LS192（六十进制） C. 两个74LS90（BCD计数器）级联 D. 一个74LS161（十六进制） 【答案】AC 【解析】60进制需分解为6×10，可用两个十进制计数器级联（74LS190或74LS90）。 74LS192为双时钟十进制，74LS161为可预置十六进制，均不直接支持60进制。 4. 电路包含D触发器、JK触发器和与非门，以下功能可能实现的是（ ） A. 异步二进制加法计数器 B. 同步十进制减法计数器 C. 分频器（模10） D. 序列信号发生器 【答案】BC 【解析】JK触发器接成减法模式可构成减法计数器，D触发器级联可构成分频器。 选项A需边沿触发和同步连接，选项D需环形计数器结构。 5. 共阴极七段数码管显示数字"3"时，译码器的输出信号及对应亮起的段是（ ） A. 段a、b、c、d、g亮 B. 段a、b、c、d、e亮 C. 译码器输出低电平的段为g D. 译码器输出高电平的段为g 【答案】AC 【解析】共阴极数码管显示"3"时，a、b、c、d、g段亮（低电平驱动），故译码器输出g段为低电平。 四、判断题(每小题2分，共10小题；共20分） 1. TTL与非门的逻辑符号中，输入端的小圆圈表示该输入为低电平有效。（ ） 【答案】× 【解析】TTL与非门的逻辑符号是标准AND门加输出端反相圈（小圆圈），输入端无小圆圈。 2. 数码寄存器的逻辑图必须包含异步复位端，以确保初始状态为0。（ ） 【答案】× 【解析】数码寄存器逻辑图通常包括时钟和数据输入，但复位端（异步或同步）是可选项，非必须。 3. 十进制整数转换为二进制数时，采用“除2取余法”，且最后得到的余数为最高位。（ ） 【答案】× 【解析】除2取余法得到的余数序列中，最先得到的余数为最低位（LSB），最后得到的余数为最高位。 4. 真值表、逻辑表达式和卡诺图均可唯一表示同一逻辑函数的功能。（ ） 【答案】√ 【解析】真值表、逻辑表达式、卡诺图均为逻辑函数的等价描述方式，可相互转换且唯一确定功能。 5. TTL与非门的输出端可以直接并联实现“线与”功能。（ ） 【答案】× 【解析】TTL与非门输出端并联会因输出电平冲突损坏器件，应使用集电极开路门（OC门）实现“线与”。 6. 显示译码器的消隐输入端（BI）为低电平时，数码管全灭。（ ） 【答案】√ 【解析】BI（Blanking Input）用于强制关闭显示，实现动态扫描或节电。 7. 格雷码转二进制时，最高位保持不变。（ ） 【答案】√ 【解析】转换规则：二进制最高位=格雷码最高位，其余位按异或递推。 8. 一个8选1多路选择器（MUX）需要4个选择线。（ ） 【答案】× 【解析】8选1 MUX 需要 3 个选择线（23=8）。 9. 对于边沿JK触发器，当J=0、K=0时，在时钟边沿，Q输出保持原状态不变。（ ） 【答案】√ 【解析】J=K=0 时，时钟边沿后 Q 保持原值。 10. 逻辑函数F=AB+AC+BC可化简为F=AB+AC。（ ） 【答案】√ 【解析】利用吸收律AB+AC+BC=AB+AC(1+B)=AB+AC。 五、简答题(共1小题；共5分） 二-十进制编码器（如74LS147）的功能是什么？ 【解析】 二-十进制编码器功能： 将10个十进制输入（0-9）编码为4位BCD（二-十进制码）输出，例如74LS147芯片在输入9时输出BCD码1001。 六、作图分析题(每小题10分，共2小题；共20分） 1. 试按左图中JK触发器的符号，在右图中画出相应的输出波形Q（Q初始状态为0）。 【解析】由逻辑符号知该触发器是负脉冲触发，则Q相应的波形如图所示。 2. 如图所示是一个3位移位寄存器，试说明它的工作原理。 【解析】这是一个由三个JK触发器组成的移位寄存器，它是左移寄存器。第一个触发器FF1和非门组成D触发器，因此端的次态总是和当前D的状态相同。 设由D端输人的数码为110，简述工作过程如下： ①初始清零。各触发器输出状态为。这时和触发器输入状态为 ②第一个移位脉冲到来后，，其他两个触发器状态不变。各触发器输出状态为。这时和输入状态为 ③第二个移位脉冲到来后（即110的第二位1到D端时），而触发器状态不变，，各触发器输出状态为。这时各触发器输入状态为 ④输入数码最低位0到D端，第三个移位脉冲到来后，则 CP Q3 Q2 Q1 输入 0 0 0 0 1 1 0 0 1 1 2 0 1 1 0 3 1 1 0 来一个脉冲，就存入一个新的数码，经过三个移位脉冲后，3位数码将全部存入寄存器中，如表所示。 学科网（北京）股份有限公司 学科网（北京）股份有限公司 $$