7-2 集成门电路（课件）-《电子技术基础》同步教学（劳动版）

集 成 逻 辑 门 双极型集成逻辑门 MOS集成逻辑门 按器件类型分 PMOS NMOS CMOS 本节内容 集成门电路的基本结构、工作原理。 §7-2 集成门电路 内容概述 一、TTL与非门电路 输入级由多发射极晶体管V1、二极管V5、V6和基极电组R1组成，它实现了输入变量A、B的与运算 中间级是放大级，由V2、R2和R3组成，V2的集电极C2和发射极E2可以分别提供两个相位相反的电压信号 输出级：由V3、V4、二极管V7和电阻R4组成 其中V3与V4组成推挽式输出结构。具有较强的负载能力 V1 R1 R1 TTL”与非”门的典型电路 输入级 输出级 中间级 V1 R1 V5 V6 V2 V3 V4 V7 R2 R3 R4 A B +UCC C1 C2 E2 Y TTL与非门逻辑功能分析  输入端至少有一个为低电平 0.3V 3.6V V1管、 V5导通 ，这时Uc1 = UA + Ube1 = 1V， V2、V4截止, UY≈UCC 输出高电平 TTL”与非”门的典型电路 V1 R1 V5 V6 V2 V3 V4 V7 R2 R3 R4 A B +UCC C1 C2 E2 Y TTL与非门逻辑功能分析  输入端全为高电平 V1、V5、V6管截止 ，这时Uc1 ≈ Ucc V2、V4饱和导通, UY≈0 输出低电平 V1 R1 V5 V6 V2 V3 V4 V7 R2 R3 R4 A B +UCC C1 C2 E2 Y TTL”与非”门的典型电路  输入端全为高电平，输出为低电平  输入至少有一个为低电平时，输出为高电平 由此可见电路的输出和输入之间满足与非逻辑关系 TTL与非门逻辑功能小结 TTL”与非”门的典型电路 V1 R1 V5 V6 V2 V3 V4 V7 R2 R3 R4 A B +UCC C1 C2 E2 Y 2、主要参数 扇出系数NO： 输出高电平UOH： 输出低电平UOL： 开门电平UON： 在额定负载条件下，使输出为“0”所需的最小输入高电平值。 当输入端全为“1”时，在输出端得到的输出电平。 当输入端有“0”时，在输出端得到的输出电平。 关门电平UOFF： 在额定负载条件下，使输出为“1”所需的最大输入低电平值。 正常工作时能驱动的同类门的数目。 一般， UOH ≥3.2V 一般， UOL≤0.35V 一般， UON ≤1.8V 一般，UOFF ≥0.8V 一般，N O≥8V 导通延迟时间tPHL：输入波形上升沿的50%幅值处到输出波形下降沿50% 幅值处所需要的时间， 截止延迟时间tPLH：从输入波形下降沿50% 幅值处到输出波形上升沿50% 幅值处所需要的时间， 平均传输延迟时间tpd： 通常tPLH＞tPHL，tpd越小，电路的开关速度越高。 一般tpd = 10ns～40ns 输入信号VI 输出信号V0 平均传输延迟时间tpd: TTL“与非”门的引脚图 14 13 12 11 10 9 8 1 2 3 4 5 6 7 74LS00 1、 MOS管的开关特性 数字逻辑电路中的MOS管均是增强型MOS管，它具有以下特点： NMOS管： 当|UGS|>|UT| 时，管子导通，导通电阻很小，相当于开关闭合 当|UGS|<|UT| 时，管子截止，相当于开关断开 PMOS管与NMOS管相反。 二、MOS集成门电路 2、几种CMOS集成门电路 工作原理： a）输入为低电平“0”时 VP导通， 输出Y为高电平“1” VN截止 b)输入为高电平“1”时 VP截止，VN导通 实现逻辑“非”功能 漏极相连做输出端 衬底与漏源间的PN结始终处于反偏，NMOS管的衬底总是接到电路的最低电位，PMOS管的衬底总是接到电路的最高电位 柵极相连做输入端 PMOS NMOS （1）非门 输出为低电平“0”。 （2）与非门 二输入“与非”门电路结构如图 a）当A和B为高电平时: b）当A和B有一个或一个以上为低电平时: 电路输出高电平 输出低电平 电路实现“与非”逻辑功能 1 止 两个串联的NMOS VN1、VN2 每个输入端与一 个 NMOS管和一个PMOS管的栅极相连 两个并联的PMOS管VP1、VP2 1 0 0 通 止 止 通 止 通 通 1 （3）或非门 输入“或非”门电路结构如图 a）当A和B为低电平时: b）当A和B有一个或一个以上为高电平时: 电路输出低电平 输出高电平 电路实现“或非”逻辑功能 Y=A+B 两个并联的NMOS管 VN1、VN2 两个串联的PMOS管VP1、VP2 每个输入端与一 个 NMOS管和一个PMOS管的栅极相连 0 0 通 止 止 通 1 1 止 通 通 止 0 工作原理： a）当C 为低电平时， b）当C为高电平时， 由此可见传输门相当于一个