9.1 触发器（课件）-《电工电子技术与技能》同步教学（铁道版）

第9章 时序逻辑电路 9.1 触发器 9.2 时序逻辑电路的一般分析方法 9.3 计数器 9.4 数码寄存器与移位寄存器 9.5 集成555定时器 9.1 触发器 9.1.1 RS触发器 一、基本RS触发器 基本RS触发器又称为RS锁存器，在各种触发器中，它的结构最简单，却是各种复杂结构触发器的基本组成部分。 1．电路组成 图9-1所示电路是由两个与非门交叉反馈连接成的基本RS触发器。 图9-1 基本RS触发器 a）逻辑图 b） 逻辑符号 2．逻辑功能 （1） 逻辑功能分析 在基本RS触发器中，触发器的输出不仅由触发信号来决定，而且当触发信号消失后，电路能将输出状态保持下去，即具备记忆功能。 = =0或Q=0、 = 1）当 = =1时，电路有两个稳定状态：Q=1、 =0或Q=0、 =1，我们。把前者称为1状态或置位状态，把后者称为0状态或复位状态 2）当 =1、 =0时，Q=1， =0，触发器被置成1状态。 3）当 =0、 =1时， =1，Q=0，触发器被置成0状态。 4）当 =0、 =0时，Q= =1，这是一种未定义的状态，既不是1状态，也不是0状态，这种状态是不稳定的，我们称之为不定状态。 （2）逻辑功能的描述 触发器在接收触发信号之前的原稳定状态称为初态，用Qn表示；触发器在接收触发信号之后建立的新稳定状态叫做次态，用Qn+1表示。触发器的次态Qn+1是由触发信号和初态Qn的取值情况所决定的。 1）状态转换特性表 含有状态变量的真值表叫做触发器的特性表。基本RS触发器的特性表如表9-1所示。表9-2为简化的特性表。 表9-1 基本RS触发器状态转换特性表 0 1 1 1 0 0 不定 不定 1 1 0 1 1 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 0 0 1 Qn+1 Qn 表9-2 简化的RS触发器特性表表 Qn 1 0 不定 1 1 1 0 0 1 0 0 Qn+1 二、可控RS触发器 实现电平控制的方法很简单。如图9-2 (a)所示，在上述基本RS触发器的输入端各串接一个非与门， 便得到电平控制的RS触发器。只有当控制输入端CP=1时，输入信号S、 R才起作用（置位或复位），否则输入信号R、S 无效，触发器输出端将保持原状态不变。 图9-2（b）为电平控制RS触发器的表示符号，其真值表如表14-2所示。电平控制触发器克服了非时钟控制触发器对输出状态直接控制的缺点，采用选通控制，即只有当时钟控制端CP有效时触发器才接收输入数据， 否则输入数据将被禁止。电平控制有高电平触发与低电平触发两种类型。   单击此处编辑母版文本样式 第二级 第三级 第四级 第五级 基本RS触发器除了可用上述与非门组成外，也可以利用两个或非门来组成，其逻辑图和逻辑符号如图9-3所示。 图9-3 或非门组成的基本RS触发器 a）逻辑图 b）逻辑符号 图 9-2 时钟状态控制RS触发器及符号 图9-2（b）为电平控制RS触发器的表示符号，其真值表如表9-3所示。电平控制触发器克服了非时钟控制触发器对输出状态直接控制的缺点，采用选通控制，即只有当时钟控制端CP有效时触发器才接收输入数据， 否则输入数据将被禁止。电平控制有高电平触发与低电平触发两种类型。 表 9-3 电平控制RS触发器真值表 9.1.2 D触发器 同步D触发器又称为D锁存器，其逻辑图和逻辑符号如图9-4所示。 图9-4 同步D触发器 a）逻辑图 b）逻辑符号 表 9-4 D触发器真值表边沿 图9-5 D触发器波形图 9.1.3 JK触发器 图9-6是边沿控制的JK触发器逻辑图，下面分析JK触发器的状态变化。 1.输入信号J=0，K=0，和输入端S、R状态相与后，使触发器输入信号均为低电平，根据RS触发器特性，触发器处于保持状态，当时钟上升沿到来时，触发器输出状态保持不变。 图9-6 边沿JK触发器 （2）JK触发器的