项目八 制作四人抢答器（课件）-高二《电子技术基础与技能》同步教学（科学出版社）

项目八 制作四人抢答器 知识目标 1．掌握时序逻辑电路分析的基本知识 2．掌握RS、JK、D触发器的逻辑功能 3．了解计数器、锁存器、寄存器等电路的分析方法 技能目标 1．正确识别集成时序电路的管脚 2．熟练分析触发器的逻辑功能 3．正确制作四人抢答器电路 任务一 测试集成JK触发器的功能 任务分析 触发器是能够存储一位二进制信息的最小单元。在计算机和数字电路中，是存储电路的主要组成部分。本任务通过对RS、JK、D触发器的学习，掌握时序电路的分析方法和运用技能。 读一读 知识 JK触发器 同步RS触发器在CP=1期间，如果输入信号多次发生变化，触发器的状态也会发生多次翻转（这种触发器工作方式称为电平触发方式），这种现象称为空翻。空翻现象使得电路的抗干扰能力下降，并会破坏整个电路系统中每个触发器的工作节拍。要避免这种现象的发生，就必须保证输入信号在CP规定的逻辑电平期间稳定不变，因而需要对电路进行改进，在同步RS触发器的基础上设计出主从触发器，它可以避免这样的空翻现象。主从JK触发器就是其中的一种。 JK触发器的状态转换真值表，见表8-3。 练一练 JK触发器的引脚认识 集成边沿JK触发器74LS73和主从JK触发器74LS72的引脚如图8-13、8-14所示。 图8-13 边沿JK触发器74LS73 图8-14 主从JK触发器74LS72 做一做 测试集成JK74LS73触发器的功能 一、实训目的 通过本实训来验证集成JK触发器的逻辑功能，进一步掌握触发器的工作特点。 二、实训所需器材 三、组装调试 按照图8-17连接电路，任选其中一个JK触发器，、J、K端接逻辑电平开关， CP端接单次脉冲源。然后验证触发器的逻辑功能和复位功能。 图8-17 JK触发器逻辑功能验证 任务二 制作四人抢答器 任务分析 在各种竞赛当中，常常会出现选手之间的抢答，如何来确定哪位选手最先回答的呢？在电路中又是如何来实现的呢？本任务就是来解决这个问题。通过本任务的学习使同学们可掌握时序逻辑电路的应用和制作。 读一读 知识1 计数器 具有计数功能的电路称为计数器，计数器是数字电路中最常用的时序逻辑部件之一。 计数器的种类有很多，下面以集成计数器74LS161为例加以说明。 74LS161是集成TTL四位二进制同步计数器，其外部引脚分布图和逻辑结构如图8-22所示， 74LS161的功能表见表8-6。 图8-22 集成4位二进同步计数器74LS161 知识2 锁存器 锁存器是一种对脉冲电平触发的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。把由若干个钟控触发器构成的能存储二进制代码的时序逻辑电路叫锁存器。常见的8位锁存器74LS373的逻辑图见图8-23所示，它是一种带输出三态门的8D锁存器。其中使能端S加入CP信号，1D~8D为数据信号,1Q~8Q为输出。输出控制信号（管脚1）为0时，锁存器的数据通过三态门进行输出，输出控制信号（管脚1）为1时，锁存器的输出呈高阻态。逻辑功能见表8-7。 图8-23 74LS3738D锁存器逻辑功能图 表8-7 74LS373逻辑功能 练一练 计数器74LS160逻辑功能验证 十进制同步计数器74LS160是一种通用型中规模集成芯片，时钟信号上升沿有效，异步清除，同步置数。设有四个数据输入端，计数结果以BCD码从Q3、Q2、Q1、Q0输出，CO为进位信号输出端，为同步预置端，CP时钟输入端。图8-23为其引脚图。其中： 为清零端。当＝0时，计数器实现清零。 CTT、CTP为计数控制端，全为高电平时为计数状态。若其中有一个是低电平，计数器处于保持数据的状态。 D0～D3为置数输入端。 图8-23 74LS160管脚图 表8-8 74LS160逻辑功能 （1）手动脉冲动态测试法 在CP端输入手动脉冲，Q3、Q2、Q1、Q0端依次为74LS48的输入端,如图8-24所示。在脉冲作用下，七段LED应按十进制数显示。 （2）动态波形测试法 在CP端输入手动脉冲动态测试法的基础上，将74LS160时钟脉冲端接250KHZ脉冲时，观测Q3、Q2、Q1、Q0端波形； 图8-24 74LS160功能验证电路图 做一做 制作四人抢答器 一、实训目的： 熟悉制作时序逻辑电路的方法和技巧，了解抢答器的电路功能。 二、实训所需器材： 三、组装与调试 本制作利用74LS48和74LS279。制作过程中参照如图8-27所示的四人抢答器电路原理图，在网孔板上组装电路。 图8-27 四人抢答器电路图