2022-2023学年高二物理竞赛课件：电路的可编程逻辑器件的开发

电路的可编程逻辑器件的开发 电路的可编程逻辑器件的开发 1. 可编程逻辑器件的设计过程 图 9-45 PLD设计流程 第9章 存储器和可编程逻辑器件 两个D触发器具有如下特点：每个触发器均通过编程确定为时钟上升沿触发或下降沿触发；每个触发器均有时钟使能信号EC，它可通过信号变换电路受外部信号控制或固定逻辑1电平；通过对S/R控制逻辑的编程，每只D触发器均可经信号变换电路，分别进行异步置位或异步清 0 操作， 也可对一只触发器异步置位而另一只异步清 0。CLB的这种特殊结构，使触发器的时钟、时钟使能、置位和复位均可被独立设置，且可独立工作，彼此之间没有约束关系， 从而为实现不同功能时序逻辑电路提供了可能性。 第9章 存储器和可编程逻辑器件 D触发器激励端的数据来源是由编程确定的，可以从G′、F′、H′或者信号变换电路送来的DIN这 4 个信号中选择一个。触发器的状态经CLB的输出端YQ和XQ输出。 CLB中有许多不同规格的数据选择器(4 选 1、 2 选 1 等)，分别用来选择触发器激励输入信号、时钟有效边沿、时钟使能信号以及输出信号。这些数据选择器的地址控制信号均由编程信息提供，从而实现所需的电路结构。 第9章 存储器和可编程逻辑器件 图 9-41 CLB中所示的F和G组合逻辑函数发生器还可作为器件内高速RAM或小的可读/写存储器使用，它由信号变换电路编程控制， 当信号变换电路编程设置存储功能无效时，F和G作为组合逻辑函数发生器使用，4 个控制信号C1~C4分别将图 9-41 所示的H1、DIN、S/R(异步置位/复位)和EC(使能)信号接入CLB中，作为函数发生器的输入可控制信号。 当信号变换电路编程设置存储器功能有效时，F和G作为器件内部存储器使用，4 个控制信号C1~C4分别将WE、D1/A4、D0和EC(不用)信号接入到CLB中，作为存储器的写使能、数据信号或地址信号。此时，F1~F4和G1~G4输入相当于地址输入信号A0~A3，以选择存储器中的特定存储单元。 第9章 存储器和可编程逻辑器件 2) 输入/输出模块(IOB) 图 9-43 XC4000的IOB结构图 第9章 存储器和可编程逻辑器件 (1) 输入通路 当IOB控制的引脚被定义为输入时，通过该引脚的输入信号先送至输入缓冲器。缓冲器的输出分成两路：一路可以直接送到MUX；另一路经延迟几纳秒(或者不延迟)，送到输入通路D触发器，再送到数据选择器。通过编程给数据选择器不同的控制信号，确定送至CLB阵列的I1和I2是来自输入缓冲器，还是来自触发器。D触发器可通过编程来确定是边沿触发还是电平触发，且配有独立的时钟。与前述CLB中的触发器一样，也可任选上升沿或者下降沿作为有效作用沿。 第9章 存储器和可编程逻辑器件 (2) 输出通路 当IOB控制的引脚被定义为输出时，CLB阵列的输出信号OUT(或OUT)同样可以有两条传输途径：其一是直接经MUX送至输出缓冲器； 其二是先存入输出通路D触发器，再送至输出缓冲器。输出通路D触发器也有独立的时钟，且可任选触发边沿。输出缓冲器既受CLB阵列送来的OE(或OE)信号控制，使输出引脚有高阻状态，还受转换速率控制电路的控制， 使它可高速或低速运行，后者有抑制噪声的作用。 (3) 输出专用推拉电路 IOB的B输出端配有两只MOS管，它们的栅极均可编程，使MOS管导通或截止，分别经上拉电阻或下拉电阻接通UCC、 地线或者不接通，用以改善输出波形和负载能力。 第9章 存储器和可编程逻辑器件 3) 可编程连线(IR) FPGA芯片内部单个CLB输入输出之间、各个CLB之间、 CLB和I/OB之间的连线由许多金属线段构成，这些金属线段带有可编程开关，通过自动布线实现所需功能的电路连接。 连线通路的数量与器件内部阵列的规模有关，阵列规模越大， 连线数量越多。 互连线按相对长度分为单线、双线和长线三种。 单线和长线主要用于CLB之间的连接。在这种结构中，任意两点间的连接都要通过开关矩阵。它提供了相邻CLB之间的快速互连和复杂互连的灵活性，但传输信号每通过一个可编程开关矩阵，就增加一次时延。因此，FPGA的内部时延与器件结构和逻辑布线等有关，它的信号传输时延不可确定。 第9章 存储器和可编程逻辑器件 图 9-44 可编程连线 (a) 单长线； (b) 双长线； (c) 开关矩阵； (d) 长线 第9章 存储器和可编程逻辑器件 1) 设计准备 采