2022-2023学年高二物理竞赛课件：电路存储器

电路存储器 图 9-12 SRAM的基本结构 第9章 存储器和可编程逻辑器件 存储矩阵由许多存储单元排列组成，每个存储单元能存放一位二值信息(0或1)，在译码器和读/写电路的控制下，进行读/写操作。 地址译码器一般都分成行地址译码器和列地址译码器两部分， 行地址译码器将输入地址代码的若干位A0~Ai译成某一条字线有效，从存储矩阵中选中一行存储单元；列地址译码器将输入地址代码的其余若干位(Ai+1~An-1)译成某一根输出线有效，从字线选中的一行存储单元中再选一位(或n位)，使这些被选中的单元与读/写电路和I/O(输入/输出端)接通，以便对这些单元进行读/写操作。 第9章 存储器和可编程逻辑器件 读/写控制电路用于对电路的工作状态进行控制。CS称为片选信号，当CS=0时，RAM工作，CS=1时，所有I/O端均为高阻状态，不能对RAM进行读/写操作。称为读/写控制信号。R/W=1 时，执行读操作，将存储单元中的信息送到I/O端上；当R/W=0时，执行写操作，加到I/O端上的数据被写入存储单元中。 第9章 存储器和可编程逻辑器件 2) SRAM的静态存储单元 静态RAM的存储单元如图 9-13 所示，图 9-13(a)是由六个NMOS管(V1~V6)组成的存储单元。V1、V2构成的反相器与V3、V4构成的反相器交叉耦合组成一个RS触发器，可存储一位二进制信息。Q和Q是RS触发器的互补输出。V5、V6是行选通管，受行选线X(相当于字线)控制，行选线X为高电平时Q和Q的存储信息分别送至位线D和位线D。V7、V8是列选通管，受列选线Y控制，列选线Y为高电平时，位线D和D上的信息被分别送至输入输出线I/O和I/O，从而使位线上的信息同外部数据线相通。 第9章 存储器和可编程逻辑器件 图 9-13 SRAM存储单元 (a) 六管NMOS存储单元； (b)六管CMOS存储单元 第9章 存储器和可编程逻辑器件 读出操作时，行选线X和列选线Y同时为“1”，则存储信息Q和Q被读到I/O线和I/O线上。写入信息时，X、Y线也必须都为“1”，同时要将写入的信息加在I/O线上，经反相后I/O线上有其相反的信息，信息经V7、V8 和V5、V6加到触发器的Q端和Q端，也就是加在了V3和V1的栅极，从而使触发器触发，即信息被写入。 由于CMOS电路具有微功耗的特点，目前大容量的静态RAM中几乎都采用CMOS存储单元，其电路如图9-13(b)所示。 CMOS存储单元结构形式和工作原理与图 9-13(a)相似，不同的是图(b)中，两个负载管V2、V4改用了P沟道增强型MOS管， 图中用栅极上的小圆圈表示V2、V4为P沟道MOS管，栅极上没有小圆圈的为N沟道MOS管。 第9章 存储器和可编程逻辑器件 2. 动态随机存储器(DRAM) 动态RAM的存储矩阵由动态MOS存储单元组成。动态MOS存储单元利用MOS管的栅极电容来存储信息，但由于栅极电容的容量很小，而漏电流又不可能绝对等于0，所以电荷保存的时间有限。为了避免存储信息的丢失，必须定时地给电容补充漏掉的电荷。通常把这种操作称为“刷新”或“再生”，因此DRAM内部要有刷新控制电路，其操作也比静态RAM复杂。尽管如此，由于DRAM存储单元的结构能做得非常简单，所用元件少，功耗低，所以目前已成为大容量RAM的主流产品。 第9章 存储器和可编程逻辑器件 动态MOS存储单元有四管电路、三管电路和单管电路等。四管和三管电路比单管电路复杂，但外围电路简单，一般容量在 4 K以下的RAM多采用四管或三管电路。图 9-14(a)为四管动态MOS存储单元电路。图中，V1和V2为两个N沟道增强型MOS管，它们的栅极和漏极交叉相连，信息以电荷的形式储存在电容C1和C2上，V5、V6 是同一列中各单元公用的预充管，φ是脉冲宽度为 1μs而周期一般不大于2ms的预充电脉冲，CO1、CO2是位线上的分布电容，其容量比C1、C2大得多。 第9章 存储器和可编程逻辑器件 图 9-14 动态MOS存储单元 (a) 四管动态MOS存储单元； (b) 单管动态MOS存储单元 第9章 存储器和可编程逻辑器件 若C1被充电到高电位，C2上没有电荷，则V1导通，V2截止，此时Q=0，Q=1这一状态称为存储单元的0状态；反之，若C2充电到高电位，C1上没有电荷，则V2导通，V1截止， Q=1, Q=0， 此时称为存储单元的 1 状态。当字选线X为低电位时，门控管V3、V4均截止。在C1和C2上电荷泄漏掉之前，存储单元的状态维持不变，因此存储的信息