2022-2023学年高二物理竞赛课件：电路数码比较器

电路数码比较器 电路数码比较器 1. 逻辑功能 图 4 – 32 四位并行数码比较器逻辑符号 第4章 组合逻辑电路 2 由表4-16可以看出：  输出PA＞B=1(即A大于B)的条件是：最高位A3＞B3，或者最高位相等而次高位A2＞B2，或者最高位和次高位均相等而次低位A1＞B1，或者高三位相等而最低位A0＞B0，或者四位均相等而低位比较器来的输入CA＞B=1。  输出PA=B=1的条件是：A3=B3，A2=B2, A1=B1，A0=B0， 且级联输入端CA=B为1。  输出PA＜B=1的条件请读者导出。 第4章 组合逻辑电路 2. 比较器的级联 四位比较器可直接用来比较两个四位或小于四位的二进制整数的大小。当两个待比较的数的位数超过四位时， 往往要将多个比较器级联使用。 【例 4 - 9】试比较两个七位二进制整数的大小。 解： 采用两块四位比较器组件，用分段比较的方法，可以实现对七位二进制的比较，其逻辑图如图4 - 33所示。 第4章 组合逻辑电路 图 4 – 33 七位数的比较 第4章 组合逻辑电路 4.3.6 加法器 图 4 – 34 四位串行进位并行加法器 第4章 组合逻辑电路 图 4 – 35 超前进位加法器 第4章 组合逻辑电路 超前进位产生器逻辑符号如图4-35(c)所示，它是一种产生快速进位的集成电路。根据全加器进位信号 令Gn=AnBn，则可以得出 上式称为递推公式，Gn称进位产生函数，Pn称为进位传输函数。由式(4 - 18)可以推出各级进位信号表达式，并构成快速进位的逻辑电路(推导过程从略)。因此，图4 - 35(c)中P0、P1、 P2、P3分别为进位传输信号，G0、G1、G2、G3分别为进位产生输入信号，Cn+1、Cn+2、Cn+3分别为进位输出，FP和FG 分别为进位传输输出和进位产生输出。 其表达式为 第4章 组合逻辑电路 加法器在数字系统中的应用十分广泛。其除了能进行多位二进制数的加法运算外，也可以用来完成二进制减法运算。在利用加法器完成减法运算时，最通常的做法是将减数的二进制数的每一位变反(0→1, 1→0)，并且在最低位加1， 其结果再同被减数相加。即采用减数求补相加法，A-B=A加［B］反加1。 利用加法器可以实现码组变换。 第4章 组合逻辑电路 【例4-10】 试采用四位加法器完成余3码到8421 BCD码的转换。  解： 因为对于同样一个十进制数，余3码比相应的8421BCD码多3，因此要实现余3码到8421 BCD码的转换，只需从余3码减去(0011)即可。由于0011各位变反后成为1100，再加1，即为1101，因此，减(0011)同加(1101)等效。所以，在四位加法器的A3~A0接上余3码的四位代码，B3、B2、B1、B0上接固定代码1101，就能实现转换，其逻辑电路如图4-36所示。  利用加法器还可以实现8421 BCD码相加。 第4章 组合逻辑电路 图 4 – 36 全加器构成的余3码到8421BCD码的转换 第4章 组合逻辑电路 【例4-11】 用四位加法器构成一位8421 BCD码加法器。 解： 两个用BCD码表示的数字相加，并以BCD码给出其和的电路称为BCD码加法器。两个一位十进制数相加， 若考虑低位的进位，其和应为0~19。8421 BCD码加法器的输入、输出都应用8421 BCD码表示，而四位二进制加法器是按二进制数进行运算的，因此必须将输出的二进制数(和数)进行等值变换。表4-17列出了与十进制数0~19相应的二进制数及8421 BCD码。从表中看出，当和小于等于9时不需要修正，当和大于9时需要加6(0110)修正，即当和大于9时，二进制和数加6(0110)才等于相应的8421 BCD码。从表中还看出，当和大于9时，D10=1，因此可以用D10来控制是否需要修正，即D10=1时，和加6，D10=0时则不加。 第4章 组合逻辑电路 $