2022-2023学年高二物理竞赛课件：电路译码器

电路译码器 电路译码器 1. 二进制译码器 二进制译码器有n个输入端(即n位二进制码)，2n个输出线。 常见的MSI译码器有2—4译码器、3—8译码器和4—16译码器。 图4-13为2—4译码器的逻辑电路及逻辑符号，其功能表如表4-9所示，图4-13中A1、A0为地址输入端，A1为高位。 为状态信号输出端，Yi上的非号表示低电平有效。 E为使能端(或称选通控制端)，低电平有效。当E=0时，允许译码器工作， 中有一个为低电平输出；当E=1时，禁止译码器工作，所有输出  均为高电平。一般使能端有两个用途：一是可以引入选通脉冲，以抑制冒险脉冲的发生(参看本章4.4节)；二是可以用来扩展输入变量数(功能扩展)。 第4章 组合逻辑电路 图 4 – 12 74LS148逻辑符号 第4章 组合逻辑电路 表 4 – 8 74LS148的功能表 第4章 组合逻辑电路 图4 - 12中，小圆圈表示低电平有效，各引出端功能如下： 7~0为状态信号输入端，低电平有效，7的优先级别最高，0的级别最低；  C、B、A 为代码(反码)输出端，C为最高位；  E1为使能(允许)输入端，低电平有效；当E1=0时，电路允许编码；当E1=1时，电路禁止编码，输出C、B、A均为高电平；E0和CS为使能输出端和优先标志输出端，主要用于级联和扩展。 第4章 组合逻辑电路 从功能表可以看出，当E1=1时，表示电路禁止编码，即无论7~0中有无有效信号，输出C、B、A均为1，并且CS=E0=1。当E1=0时，表示电路允许编码，如果7~0中有低电平(有效信号)输入，则输出C、B、A是申请编码中级别最高的编码输出(注意是反码)，并且CS=0，E0=1；如果7~0中无有效信号输入，则输出C、B、A均为高电平，并且CS=1, E0=0。 从另一个角度理解E0和CS的作用。当E0=0，CS=1时，表示该电路允许编码，但无码可编；当E0=1，CS=0时，表示该电路允许编码，并且正在编码；当E0=CS=1时，表示该电路禁止编码，即无法编码。 第4章 组合逻辑电路 图 4 – 13 2—4译码器逻辑电路及符号 第4章 组合逻辑电路 从表4 - 9还可以看出，当E=0时，2—4译码器的输出函数分别为： 如果用 表示i端的输出，mi表示输入地址变量A1、A0的一个最小项，则输出函数可写成 可见，译码器的每一个输出函数对应输入变量的一组取值， 当使能端有效(E=0)时，它正好是输入变量最小项的非。 因此变量译码器也称为最小项发生器。 第4章 组合逻辑电路 表 4 – 9 2—4译码器功能表 第4章 组合逻辑电路 图4-14为3—8译码器的逻辑符号，功能表如表4-10所示。图中，A2、A1、A0为地址输入端，A2为高位。 为状态信号输出端，低电平有效。E1和E2A、E2B为使能端。由功能表可看出，只有当E1为高，E2A、E2B都为低时，该译码器才有有效状态信号输出；若有一个条件不满足，则译码不工作，输出全为高。 图 4 – 14 3—8译码器逻辑符号 第4章 组合逻辑电路 表 4 – 10 3—8译码器功能表 第4章 组合逻辑电路 如果用 表示i端的输出，则输出函数为 可见，当使能端有效(E=1)时，每个输出函数也正好等于输入变量最小项的非。  二进制译码器的应用很广，典型的应用有以下几种：  ① 实现存储系统的地址译码；  ② 实现逻辑函数；  ③ 带使能端的译码器可用作数据分配器或脉冲分配器。 第4章 组合逻辑电路 $