2022-2023学年高二物理竞赛课件：电路设计的险象的清除

电路设计的险象的清除 电路设计的险象的清除 1、修改逻辑设计消除逻辑险象 （1）增加冗余项 在图示的电路的卡诺图中 为预防变量C由1变0时，会引起险象， 可添一虚线圈，引入冗余项（覆盖项）AB 原函数变为： 则在原来产生冒险的条件A＝B＝1时，F =1，不会产生冒险。 如函数卡诺图上为简化作的圈相切，且相切处又 无其他圈包含，则可能有险象。 如图所示电路的卡诺图两圈相切，故有险象。 两圈相切有险象 A=B=1时，C的变化产生0险象。 险象 逻辑险象 功能险象 逻辑险象：由于电路的逻辑结构特征所产生险象 功能险象：由于输入信号变化先后不一而造成的险象 功能险象产生的原因： 卡诺图为： 箭头表示A、B、C变化的路径 ABC从111－>010， ABC变化顺序为（因为AC不可能同时变化） ：111－>011－>010 F经历了1－>0－>1的 冒险险象 B＝1保持不变， 而C先于A由1变0， 则 ,无险象 ABC是从111－>110－>010， F所经历的全是1格， 故无功能险象。 箭头说明了C先于A变化， 而B保持0不变， F将出现1型功能险象 相当于ABC的变化路径是从 100－>101－>001 若ABC是从 010－>011－>111 或从： 001－>101－>100 或从： 110－>100－>101 或从： 101－>100－>110 都会出现功能险象 在可能产生冒险的门电路输出端并接一个滤波电容（一般为 4～20pF），利用电容两端的电压不能突变的特性，使输出 波形上升沿和下降沿都变的比较缓慢，从而起到消除冒险现 象的作用。 1 A F=A A G 1 G 2 & C F 在输出端加小电容C可以消除毛刺，但是输出波形的前后沿将变坏, 在对波形要求较严格时，应再加整形电路。 2．增加输出滤波电容 3．增加选通信号 在电路中增加一个选通脉冲，接到可能产生冒险的门电路的输入端。当输入信号转换完成，进入稳态后，才引入选通脉冲，将门打开。这样，输出就不会出现冒险脉冲。 加选通脉冲原则： “与”门及“与非”门加 正选通（取样）脉冲 “或”门及“或非”门 加负选通（取样）脉冲 例： A B C D E F 存在险象（毛刺） 加入选通脉冲避开险象（毛刺） 毛刺 EN F’ 作业： （a）（b）（c）（d） 4.4 4.5 4.6 0(1)(3) 1 7 4.20* 4.23 4.24 4.25 4.30 4.31 4.33 4.34 4.35 返回 $