2022-2023学年高二物理竞赛课件：同步时序逻辑电路的分析举例

同步时序逻辑电路的分析举例 同步时序逻辑电路的分析举例 例:试分析图6.2.2所示的时序逻辑电路。 解:该电路为同步时序逻辑电路,时钟方程可以不写。 (1)写出输出方程: (2)写出驱动方程: 异步清零计数器来实现电路 当输出 为0时,便对计数器异步清零 当X=0时,电路是五分频器,当X=1时,电路是七分频器 采用同步清零计数器来实现电路 用X信号选择不同的预置数,实现可变模的分频 X=1时,预置数d3d2d1d0=1001,分频模为7; X=0时,预置数为1011,分频模为5 6.1 6.5 6.9 6.12 6.18 6.19 6.20 6.23 6.24 6.29 6.30 6.32 作业 返回 6.36 6.38 6.39 6.44(选做) (3)写出JK触发器的特性方程,然后将各驱动方程代入JK触发器的特性方程,得各触发器的次态方程: (4)作状态转换表及状态图 ①当X=0时:触发器的次态方程简化为: 输出方程简化为: 由此作出状态表及状态图。 ①当X=1时:触发器的次态方程简化为: 输出方程简化为: 由此作出状态表及状态图。 将X=0与X=1的状态图合并 起来得完整的状态图。 根据状态表或状态图, 可画出在CP脉冲作用下电路的时序图。 (5)画时序波形图。 (6)逻辑功能分析: 当X=1时,按照减1规律从10→01→00→10循环变化, 并每当转换为00状态(最小数)时,输出Z=1。 该电路一共有3个状态00、01、10。 当X=0时,按照加1规律 从00→01→10→00循环变化, 并每当转换为10状态(最大数)时, 输出Z=1。 所以该电路是一个可控的3进制加减法计数器。 ②输出方程: ③各触发器的驱动方程: (3)作状态转换表。 (2)将各驱动方程代入D触发器的特性方程,得各触发器的次态方程: (CP由0→1时此式有效) (Q0由0→1时此式有效) (4)作状态转换图、时序图。 (5)逻辑功能分析 由状态图可知:该电路一共有4个状态00、01、10、11,在时钟脉冲作用下,按照减1规律循环变化,所以是一个4进制减法计数器,Z是借位信号。 同步计数器的设计举例 例设计一个同步5进制加法计数器 (2)状态分配,列状态转换编码表。 (1)根据设计要求,设定状态, 画出状态转换图。该状态图不须化简。 $