2022-2023学年高二物理竞赛课件：高密度电路逻辑器件HDPLD

高密度电路逻辑器件HDPLD 1 高密度电路逻辑器件HDPLD 在八十年代中期出现了比GAL规模更大的可编程器件，由于它们基本上沿用了GAL的电路结构，属与-或阵列型PLD，故称其为复杂可编程逻辑器件CPLD，又称为阵列扩展型PLD。由于CPLD仍采用电可擦除的E2CMOS技术，所以也称为EPLD（Erasable PLD）。 GAL应用举例 例用GAL16V8实现组合逻辑函数 ⊙ 用GAL16V8实现10加/减计数器 FPGA：可在用户现场进行加工（编程）的门阵列产品，称为现场可编程门阵列。这种器件尽管也是可编程的，但它的电路结构和所采用的编程方法均和与-或阵列型可编程器件不同。 典型的FPGA由众多的小单元电路构成，故又称为单元型PLD。各单元电路的功能主要由所含SRAM确定（类似于PROM实现逻辑函数的方法）。 由于CPLD由若干大的与-或阵列构成，故又称为大粒度的PLD，而FPGA则被称为小粒度PLD。 CPLD与FPGA各具特点，互有优劣，因此在发展过程中也在不断的取长补短，相互渗透，不断出现新型的HDPLD产品。 7.5 PLD应用举例 用PLD设计数字系统的典型过程如图所示。首先通过功能分解和电路划分，将系统划分成控制单元和数据处理单元，并确定控制单元的工作流程和数据处理单元中各模块的逻辑功能。 根据系统复杂程度、组成结构和工作速度，选择适当的PLD器件，采用相应的开发软件进行后续设计。 将控制单元和数据处理单元用HDL或逻辑图输入，进行编译。如有描述性错误，则需修改，直至正确为止。 通过逻辑模拟来检查系统的功能，其作用是尽可能早的发现设计中存在的问题。 对设计描述进行综合与优化，将各电路模块映射到PLD内部单元并确定输入/输出信号的引脚（这称为布局），同时确定各模块之间的连线（这称为布线），布局布线又合称为适配或设计实现。 通过时序模拟检查系统中的信号时序和工作速度等能否达到设计要求。 逻辑模拟和时序模拟是仿真的二种方式。逻辑模拟根据编译后生成的电路网表进行，只能检查电路的逻辑功能，无法模拟信号的延时情况。时序模拟根据布局布线后提取的电路的时序仿真网表进行，可以模拟出信号的传输延时，由于这种仿真是在适配后才能进行，故又称作后仿真。 时序模拟既能反映电路的逻辑功能，又能反映出器件工作时的动态（时序）特性。因此对于较简单的系统设计，可以跳过逻辑模拟，在布局布线后直接进行时序模拟。 最后，在确认设计结果正确无误后，将设计综合所产生的编程数据下载到PLD中，并检查器件的实际功能是否达到了设计要求。 其最小项、最大项表达式为 奇偶检测电路的最简与或表达式 10 例 8421BCD码输入的四舍五入电路。 四舍五入电路的真值表 b3 b2 b1 b0 F 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 1 1 0 0 1 1 1 0 1 0 × 1 0 1 1 × 1 1 0 0 × 1 1 0 1 × 1 1 1 0 × 1 1 1 1 × 11 × × 1 1 10 × × × × 11 1 1 1 0 01 0 0 0 0 00 10 11 01 00 b3b2 b1b0 四舍五入电路的卡诺图 四舍五入电路的表达式 四舍五入电路的逻辑图 ������������������� ������HDL����� �� ��� �� �� �� ��� �� �� �� ��� ������������� �� �� �� ��� ������������� 1� � 00 01 11 10� 00 01 11 10� 0� 0� 0� 1� 1� 1� 1� 1� 0� 0� x� x� x� x� x� x� A3A2 � A1A0 � F� 00� 01� 11� 10� 00� 01� 10� 11� A3A2 � A1A0 � F� $