2022-2023学年高二物理竞赛课件：电路中的逻辑险象及其消除方法

电路中的逻辑险象及其消除方法 电路中的逻辑险象及其消除方法 一、险象的产生 二、逻辑险象及其消除方法 三、功能险象和动态险象 四、险象的排除 电路中的逻辑险象及其消除方法 逻辑竞争：某一输入信号的变化沿不同的路径到达输出端的现象。 逻辑险象：由逻辑竞争产生的险象。 临界竞争：产生险象的竞争。 非临界竞争：不产生险象的竞争。 一、险象的产生 险象：电路产生的瞬时错误又称为毛刺。 以下情况使电路产生险象： ① 、构成电路的各元件均存在传输延迟时间tpd； ② 、任何两个输入信号不可能同时发生变化，总有先有后； ③ 、输入信号本身存在上升时间tr和下降时间tf。 某一输入变量在表达式中以原变量和反变量的形式同时出现，则该变量的变化将引起逻辑竞争，否则不会引起逻辑竞争。当表达式中其他变量取某种特定值，使表达式简化为 则X的变化将引起临界竞争。产生0型（1型）险象。 1、逻辑险象的表达式判别 在A=C=0时，B的变化可能产生0型险象。 2、逻辑险象的卡诺图判别 如果在卡诺图中有两个相临的最小项分别被两个相切的卡诺圈包含而未被同一个卡诺圈包含，则输入信号在与这两个最小项对应的组合间变换时将出现临界竞争，最大项情况与此类似。 3、增加冗余项消除逻辑险象 三、功能险象和动态险象 功能险象： 两个或两个以上的输入信号逻辑上同时变化，实际电路中，由于延时不同而不可能同时变化，当变化前和变化后的输出相同时，变化过程中可能产生功能险象。 动态险象： 若输入信号变化前的输出与变化后的输出不同，在信号变化过程中，输出值可能交替地变化产生毛刺。 功能险象和动态险象的判别 四、 险象的排除 §3-6 小结 一、集成电路的电器特性 电平参数、扇出系数、平均延时等及三种输出结构； 二、常用的组合电路模块 加法器、数值比较器、编码器、译码器、数据选择器（MUX）； 三、组合电路的分析 逐级写出表达式，求出真值表或功能表，总结逻辑功能。 小结（续） 四、组合电路设计 门电路：最简与或式对应两级与非门电路，最简或与式对应两级或非门电路。 译码器：译码器加与非门对应最小项表达式、译码器加与门对应最大项表达式、方便实现多输出函数。 MUX： 一片MUX实现单一逻辑函数，常用卡洛图降维法。 五、充分利用现有的功能模块实现组合逻辑函数。 六、毛刺产生的原因及消除方法。 $