2022-2023学年高二物理竞赛课件：电路中时序可编程逻辑器件中的宏单元

电路中时序可编程逻辑器件中的宏单元 电路中时序可编程逻辑器件中的宏单元 ＞ D Q Q 输出 C OE CLK 输 入 输入缓冲 与或阵列 输出缓冲 触发器 图6.7.1 时序可编程逻辑的一种原理电路 1. 通用阵列逻辑（GAL） 在PLA和PAL基础上发展起来的增强型器件.电路设计者可根据需要编程，对宏单元的内部电路进行不同模式的组合，从而使输出功能具有一定的灵活性和通用性。 时序可编程逻辑器件的主要类型 2. 复杂可编程逻辑器件（CPLD） 集成了多个逻辑单元块，每个逻辑块就相当于一个GAL器件。这些逻辑块可以通过共享可编程开关阵列组成的互连资源，实现它们之间的内部信息交换，也可以与周围的I/O模块相连，实现与芯片外部交换信息。 3. 现场可编程门阵列（FPGA） 芯片内部主要由许多不同功能的可编程逻辑模块组成，靠纵横交错的分布式可编程互联线连接起来，可构成极其复杂的逻辑电路。它更适合于实现多级逻辑功能，并且具有更高的集成密度和应用灵活性在软件上，亦有相应的操作系统配套。这样，可使整个数字系统（包括软、硬件系统）都在单个芯片上运行，即所谓的SOC技术。 可编程与阵列（32X64位） GAL举例——GAL16V8的电路结构图 8个输入 缓冲器 2~9 8个反馈/输入缓冲器 8个三态 输出缓冲 器12~19 8个输出逻辑宏单元OLMC 输出使能缓冲器 2. 输出逻辑宏单元 或门 异或门 上升沿触发的D触发器 4个数据选择器 乘积项数据选择器 三态数据选择器 反馈数据选择器 输出数据选择器 用集成计数器构成任意进制计数器 例 用74LVC161构成九进制加计数器。 解：九进制计数器应有9个状态，而74 LVC 161在计数过程中 有16个状态。如果设法跳过多余的7个状态，则可实现模9计数器。 (1) 反馈清零法 （1）工作原理 置初态Q3Q2Q1Q0=0001， ① 基本环形计数器 状态图 3. 环形计数器 第一个CP:Q3Q2Q1Q0=0010， 第二个CP:Q3Q2Q1Q0=0100， 第三个CP:Q3Q2Q1Q0=1000， 第四个CP:Q3Q2Q1Q0=0001， 第五个CP:Q3Q2Q1Q0=0010， a、电路 ② 扭环形计数器 b、状态表 状态编号 Q4 Q3 Q2 Q1 Q0 0 0 0 0 0 0 1 0 0 0 0 1 2 0 0 0 1 1 3 0 0 1 1 1 4 0 1 1 1 1 5 1 1 1 1 1 6 1 1 1 1 0 7 1 1 1 0 0 8 1 1 0 0 0 9 1 0 0 0 0 c、状态图 置初态Q3Q2Q1Q0=0001， 状态编号 Q4 Q3 Q2 Q1 Q0 0 0 0 0 0 0 1 0 0 0 0 1 2 0 0 0 1 1 3 0 0 1 1 1 4 0 1 1 1 1 5 1 1 1 1 1 6 1 1 1 1 0 7 1 1 1 0 0 8 1 1 0 0 0 9 1 0 0 0 0 译码电路简单,且不会出现竞争冒险 2、输出结构类型太多，给设计和使用带来不便。 2、输出端设置了可编程的输出逻辑宏单元（OLMC）通过编程可将OLMC设置成不同的工作状态，即一片GAL便可实现PAL 的5种输出工作模式。器件的通用性强； GAL的优点： 1、由于采用的是双极型熔丝工艺，一旦编程后不能修改； PAL的不足： 1、采用电可擦除的E2CMOS工艺可以多次编程； 3、GAL工作速度快，功耗小 输入 缓冲 电路 与 阵 列 或 阵 列 输出 缓冲 电路 输入 输出 插入触发器 ＞ 1 1 1 74LVC161 CP & Q3 Q2 Q1 Q0 D3 D2 D1 D0 TC PE CR CEP CET CP Q3Q2Q1Q0 0111 1000 0001 0011 0100 0101 0000 0110 0010 1001 Q3 Q3 Q2 Q1 ＞C1 1D ＞C1 1D ＞C1 1D ＞C1 CP DSI Q0 1D Q0 Q1 Q0 DSO FF0 FF1 FF2 FF3 Q3Q2Q1Q0 0001 0010 0100 10