2022-2023学年高二物理竞赛：物理电路静态随机存储器－SRAM 课件

物理电路静态随机存储器－SRAM 物理电路静态随机存储器－SRAM Async SRAM异步静态随机存储器 Sync Burst SRAM同步突发静态随机存储器 PB SRAM （Pipeline Burst SRAM)管道突发静态随机存储器－－在用现行的地址提供数据的同时能提前存取下一地址 T 刷新R 行选线X 读/写 输出缓冲器/灵敏放大器 刷新缓冲器 输入缓冲器 位 线 B 读操作:X=1 =1 T导通，电容器C与位线B连通 输出缓冲器/灵敏放大器被选通，C中存储的数据通过位线和缓冲器输出 每次读出后，必须及时对读出单元刷新，即此时刷新控制R也为高电平，则读出的数据又经刷新缓冲器和位线对电容器C进行刷新。 当Xi ＝ Yj ＝1时， T1、 T3、 T4、 T5均导通，此时可以对存储单元进行存取操作。 读位线信号分两路，一路经T5 由DO 输出 ； 另一路经G2、G3、T1对存储单元刷新。 R/W=1, 读出数据 G2开通， G1被封锁，若C上充有电荷且使T2导通，则读位线获得低电平，输出数据0；反之， T2截止，输出数据1。 & & 动态随机存取存储器DRAM 若读位线为低电平，经过G3反相后为高电平，对电容C充电； 刷新数据 & & 若读位线为高电平，经过G3反相后为低电平，电容C放电； 当 R/W=1, 且Xi=1，Yi=0时， C上的数据经T2 、T3到达“读”位线，然后经写入刷新控制电路对存储单元刷新。 此时,Xi有效的整个一行存储单元被刷新。由于列选择线Yj无效，因此数据不被读出。 动态随机存取存储器DRAM SRAM和DRAM SRAM，静态（Static）RAM不存在刷新的问题，一个SRAM基本单元包括4个（或6个）晶体管。它不是通过利用电容充放电的特性来存储数据，而是利用设置晶体管的状态来决定逻辑状态 所有的DRAM基本单位都是由一个晶体管和一个电容器组成 。内存至少要每64ms刷新一次 ，读之后也要刷新。 同步静态随机存取存储器（SSRAM） SSRAM是一种高速RAM。与SRAM不同, SSRAM的读写操作是在时钟脉冲节拍控制下完成的。 A 1 A 0 输入 寄存器 数据 输入 / 输出 I / O 输出使能 OE 读 / 写 WE 片选 CE 地址 寄存 器 突发控 制逻辑 D 1 D 0 Q 1 Q 0 读写控制 逻辑 地址 A 时钟 CP 丛发使 能 ADV 存储阵 列 地址译码 输入驱动 输 出 放 大 A 1 A 0 写地 址寄 存器 数据选择器 三态输出 缓冲器 寄存地址线上的地址 寄存要写入的数据 ADV=0:普通模式读写 ADV=1:突发模式读写 =0:写操作 =1:读操作 寄存各种使能控制信号，生成最终的内部读写控制号； A 1 A 0 输入 寄存器 I / O OE WE CE 地址 寄存 器 突发控 制逻辑 D 1 D 0 Q 1 Q 0 读写控制 逻辑 A CP ADV 存储阵列 地址译码 输入驱动 输 出 放 大 A 1 A 0 写地 址寄 存器 数据选择器 ADV=0:普通模式读写 片选无效 开始读A4地址单元数据 I/O输出A6数据;开始 读A7 数据 I/O输入A5数据;开始 写A6 数据 =0:写操作 WE =1:读操作 WE 读A1地址单元数据 I/O输出A1数据;开始读A2 数据 I/O输出A2数据;开始读A3 数据 I/O输出A4数据;开始写A5数据, I/O输出A7数据;开始 读A8 数据 普通模式读写模式:在每个时钟有效沿锁存输入信号,在一个时钟周期内,由内部电路完成数据的读(写)操作。 ADV=0: 读A1地址单元数据 突发模式读A1+1中的数据 读A2地址单元数据 向A3地址单元写数据 突发模式读A1+2中的数据 突发模式读A2+1中的数据 突发模式读A2+2中的数据 突发模式读A2+3中的数据 突发模式重新读A2中的数据 突发模式向A3+1写数据 突发模式向A3+2写数据 ADV=1:丛发模式读写 突发模式读写模式：在有新地址输入后,自动产生后续地址进行读写操作,地址总线让出 动态存储器DRAM FP DRAM EDO DRAM－－扩展数据输出(Extended data out——EDO）异步 SDRAM 同步