第2章 2.1 8086微处理器（课件）-高二《微机原理与接口技术》同步精品课件（电工版2023）

微机原理与接口技术 （第2版 ） 第2章 8086微处理器结构与功能 2.1 8086微处理器的外部结构 2.2 8086微处理器的内部功能结构 2.3 8086微处理器的寄存器结构 2.4 8086微处理器的存储器组织 2.5 8086微处理器的I/O组织 2.1.1 8086微处理器的外部结构概述 2.1.2 地址总线和数据总线 2.1.3 控制总线 2.1 8086微处理器的外部结构 2.1.1 8086微处理器的外部结构概述 8086 CPU芯片采用40条引脚的双列直插式封装形式。 8086 CPU的引脚排列图如图2.1.1所示。按功能可以分为四种： （1）数据总线，用来传送信息(指令或数据)的总线。 （2）地址总线，正在传送的信息的来源或目的地址的总线。 （3）控制总线，管理和控制总线上活动的总线。 （4）电源引脚，包括VCC和地线。 图2.1.1 8086的引脚 2.1.1 8086微处理器的外部结构概述 2.1.2 地址总线和数据总线 1．概述 数据总线：用来传送CPU与内存储器或I/O设备的交换信息，双向三态总线。 地址总线：CPU通过地址总线输出地址码来选择某一存储单元或某一称为I/O端口的寄存器，为单向（输出）三态总线。地址码的位数决定了地址空间的大小。 ❖ 8088/8086 CPU有20条地址线 ❖访问存储器时用20条地址线，可寻址1MB内存单元 ❖访问外部设备时用16条地址，可寻址64K个字节端口 ❖在8086 CPU中，数据/地址总线采用了分时复用引脚 ❖数据总线用来传送CPU与内存储器或I/O设备的交换信息，为双向三态总线。 2.1.2 地址总线和数据总线 2．AD15～AD0地址/数据总线 分时复用总线，在每个总线周期开始时用做地址总线的低16位。其余时间中数据总线用来传输数据。 3．A19～A16/S6～S3地址/状态总线 分时复用的双重总线，在每个总线周期开始时用做地址总线的高4位，在存储器操作时为有效的高4位地址，在I/O操作中，为低电平。在总线周期的其余时间指示CPU的状态信息，编码如表2.1.1所示。 2.1.2 地址总线和数据总线 2.1.2 地址总线和数据总线 2.1.3 控制总线 控制总线管理总线上的活动，用来传送从CPU发出的控制信息或外设送到CPU的状态信息，大部分是单向的，有一些是双向的。控制总线中的输出信号线，用来传输CPU送到其他部件的控制命令（如读写命令、中断响应等）；输入信号线，由外部向CPU输入控制及请求信号（复位、中断请求等）。 1．受MN/MX#影响的控制总线 1）S2#、S1#、S0#—总线周期状态信号(三态、输出) 表示CPU外部总线周期的操作类型，由总线控制器8288根据这三个状态信号，产生存储器或I/O端口的读/写命令和中断响应信号，S2#、S1#、S0#的状态译码如表2.1.2所示。 在最小方式中，8086 CPU与S2#、S1#、S0#三个引脚相对应的信号分别为M/IO#（存储器I/O控制）、DT/R#（数据发送/接收）和DEN#（数据允许）。 2.1.3 控制总线 2.1.3 控制总线 2）RQ#/GT1#、RQ#/GT0#—请求/允许总线访问控制信号（双向） ◆这两条信息线是为多处理机应用而设计的，用于对总线控制权进行请求和应答，其特点是请求和允许功能是由一条线来实现的。 ◆在最小方式中，RQ#/GT1#、RQ#/GT0#引脚分别为总线请求信号HOLD和总线响应信号HLDA。 2.1.3 控制总线 3）QS1、QS0—指令队列状态信号（输出） ◆提供CPU内部指令队列的状态，以便外部协处理器进行跟踪。 ◆在最小方式中，QS1、QS0引脚分别为INTA#（中断响应）和ALE（地址锁存允许）。 2.1.3 控制总线 4）LOCK#—总线优先封锁信号（输出、三态） ◆用来封锁外部处理器的总线请求 ◆当LOCK#输出低电平时，外部处理器不能控制总线 ◆LOCK#信号是由指令在程序中设置的 ◆在最小方式中，LOCK#引脚为WR#信号。 2.1.3 控制总线 2．不受MN/MX#影响的控制总线 1）RD#—读控制信号（三态、输出） ◆RD#有效时，表示CPU执行读操作，DMA方式下，RD#处于高阻态。 2）READY—等待状态信号，准备就绪信号（输入） ◆当被访问的部件无法在CPU规定的时间内完成数据传送时，应由该部件向CPU发出请求信号，使READY变为低电平，使CPU处于等待状态，插入一个或几个等待周期Tw。 2.1.3 控制总线 3）IN