中职高一劳保版《电工电子技术（任务驱动型）》模块三 数字电路技术 任务3 数字时序逻辑电路装调与检测 课件

1. 时序逻辑电路的基本概念 2. 触发器的结构、功能及特点 3. 触发器电路的功能表示方法 任务3 数字时序逻辑电路装调与检测 模块三 数字电路技术 任务提出 组合逻辑电路的的输出变量状态仅由输入变量的组合状态来决定，与原来状态无关。时序逻辑电路是指任意时刻电路的输出状态不仅取决于该时刻的输入信号，还与电路原来的状态有关触发器就是一种时序逻辑电路，它是由基本逻辑门电路按照一定方式连接而成的，它有输入与输出端。在智力竞赛等许多场合，经常需要判别是哪一个人（或哪支队，组）先给出信号，这就是要判别第一个出现的信号，并给出指示，其他的信号将被阻止，直至裁判员给出复位信号，再转入下一个工作过程。 本任务要求用触发器和附加必要的门电路设计一款4路抢答器电路。电路中用4个按钮作为4路抢答的输入，用4个LED发光二极管作为输出指示。要求：工作之前，4路输出均为0，对应的输出发光二极管指示灯都不亮。开始工作（抢答开始）时，哪个开关按下，对应的输出就为1，点亮相应的指示灯，同时有锁定功能，确保一个按钮按下后其他按钮不再起作用，这样很容易从灯亮的情况判断是哪一路最先抢答。 模块三 数字电路技术 任务分析 本任务用D触发器74LS175集成电路附加必要的门电路构成4路抢答器电路。4个按钮按下为高电平，分别控制74LS175的4个输入端。4个输出端分别与发光二极管相连，保证按键按下对应LED灯亮。于此同时4个输出反向端通过逻辑组合门与74LS175的使输出锁定为只有一路的输出起作用。其设计思路：只要输入有1个按钮按下为高电平，输出就对应为高电平，则输出反向端为低电平，该低电平去控制使能端，使按键按下对应输出为高电平，其输出反向端为低电平，输出反向端与CP一起作为74LS175的使能端。保证有一路按下时起锁定作用。 模块三 数字电路技术 相关知识 在数字电路中，凡在某一时刻电路的输出状态不仅取决于当时的输入状态，并且还与电路原来的状态有关的电路，称为时序逻辑电路。 触发器是构成各种时序逻辑电路的记忆单元，撤消输入信号后，触发器仍保持原有信号的状态，除非再输入新信号触发器的状态才有可能改变。触发器按照逻辑功能可分为RS、JK、D、T和T´触发器。 一、触发器特性 触发器具有两个基本特性： 1．有两个能自行保持的稳定状态，即“1”状态或“0”状态。 2．在输入信号作用下，可以从一个稳定状态翻转到另一个稳 定状态。 模块三 数字电路技术 二、基本RS触发器 1. 电路组成 2．真值表 表3-3-1 RS触发器真值表 模块三 数字电路技术 【例3-1】若基本RS触发器的输入信号波形如下图所示，试绘出输出端与之对应的波形，假定触发器的初始状态Q = 0。 3．集成RS触发器 表3-3-2 RS触发器的真值表 模块三 数字电路技术 三、集成JK触发器 1．集成电路外型 图3-3-4 JK触发器74LS112结构图 模块三 数字电路技术 2．真值表 表3-3-3 JK触发器74LS112真值表 输 入 输 出 功 能 CP J K Qn Qn+1 ↓ 0 0 0 0 保持 ↓ 0 0 1 1 ↓ 0 1 0 0 置0 ↓ 0 1 1 0 ↓ 1 0 0 1 置1 ↓ 1 0 1 1 ↓ 1 1 0 1 翻转 ↓ 1 1 1 0 单击此处编辑母版文本样式 第二级 第三级 第四级 第五级 模块三 数字电路技术 【例3-2】已知加到CP脉冲下降沿触发的JK触发器上的信号波形，试绘出Q端与之对应的波形，假定触发器的初始状态Q = 0。 图3-3-5 【例3-2】题波形图 四、D触发器 1．集成D触发器 图3-3-6 集成D触发器74LS175逻辑符号图 和引脚图 1）CLR是清零端，且低电平有效。 2）CLK是时钟脉冲，且下降沿触发。74ALS175N为一四路的锁存器，当CLK引脚输入上升沿时，1D-4D被锁存到输出端（1Q-4Q）。在CLK其他状态时，输出与输入无关。 模块三 数字电路技术 2．D触发器功能分析 1-置0维持线 2 -置1阻塞线 3-置0阻塞线 4 -置1维持线 图3-3-7 D触发器内部结构和逻辑符号 功能分析 在CP = 0时，N3，N4门被封锁，其输出端R、S均为1，D触发器的输出状态保持不变。 当CP脉冲信号由0变为1时，N3，N4门打开，它们的输出由N5、N6门决定。 1）D = 0时，N5门的输出A = 1，N6门的输出B = 0，则R = 0，S = 1，使D触发器的输出信号Q = 0，D触发器置0。此时R = 0反馈到N5门，即使输入信号D在此期间发生变化，也 不会影响触发器置0，故将该反馈线称为置